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io平面,以減小干擾管腳和被干擾管腳相應的信號環(huán)路面積。 圖2:信號環(huán)路的示意圖。 為*估本方法的有效性,我們對fpga i/o bank1 和bank2進行了兩次測量,如圖3所示。這兩個bank中的所有i/o口都配置為電流強度12ma的lvttl 2.5-v接口,并通過50ω帶狀線與10pf的電容端接。 圖3:i/o bank 1和i/o bank 2的管腳映射圖。 在bank1中,管腳af30是被干擾管腳。在fpga設計中,將w24、w29、ac25、ac32、ae31和ah31這6個管腳通過編程設置為邏輯“0”,它們通過過孔連接到pcb的接地平面。u28、aa24、aa26、ae28和ae30這5個管腳則通過編程設置為邏輯“1”,并連接到pcb的vccio平面。其它68個i/o口以10mhz頻率同時發(fā)生狀態(tài)變換,因而是產(chǎn)生干擾的管腳。為了進行比較,bank2中沒有將w24、w29、ac25、ac32、ae31、ah31、u28、aa24、aa26、ae28和ae30這些 i/o通過編程設置為接地腳或vccio腳,只是將其空置,其它68個i/o仍然同