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高準(zhǔn)確度可程控延遲快前沿外觸發(fā)脈沖信號源的設(shè)計(圖)
納秒級參考和延遲脈沖形成電路，以及參考與延遲脈沖輸出放大電路組成。觸發(fā)脈沖整形電路完成對由外觸發(fā)輸入端送入的±(5～25)v脈沖信號的整形鎖定，形成一個具有一定前沿和寬度的規(guī)則脈沖送入納秒級參考和延遲脈沖形成電路的輸入端。原理如圖2所示。納秒級參考和延遲脈沖形成電路產(chǎn)生參考脈沖和延遲時間在0～250ns步進為1ns的延遲脈沖，由ds1023s構(gòu)成。ds1023s是一個8位可編程延遲芯片，延遲時間可由計算機通過并行方式或串行方式進行編程控制。由于系統(tǒng)控制相對簡單，故選用實時功能較強的單片機97c2051作為系統(tǒng)的中心處理器。ds1023s與97c2051單片機接口如圖3所示。為了獲得高準(zhǔn)確度的延遲，采用ds1023s提供的延遲參考輸出功能，可以最大限度的減少當(dāng)輸入信號電平發(fā)生變化時，輸入到輸出間的測量延遲時間將會因過渡時間的變化而發(fā)生的顯著改變，同時還可消除零步長延遲時因工作溫度系數(shù)變化而引起的不利影響。ds1023-100設(shè)置于并行編程工作方式，所需的設(shè)置數(shù)據(jù)由總線驅(qū)動器74hc244送74hc573鎖存后輸出到ds1023s的并口輸入端，ds1023s根據(jù)并口輸入端的數(shù)據(jù)對輸入脈沖進行延遲
MCS-51單片機與CPLD/FPGA接口邏輯設(shè)計
電平并結(jié)合譯碼，將累加器a的數(shù)據(jù)寫入圖中相關(guān)的鎖存器。二、獨立方式與總線接口方式不同，幾乎所有單片機都能以獨立接口方式與cpld/fpga進行通信，其通信的時序方式可由所設(shè)計的軟件自由決定，形式靈活多樣。其最大的優(yōu)點是cpld/fpga中的接口邏輯無需遵循單片機內(nèi)固定總線方式的讀／寫時序。cpld/fpga的邏輯設(shè)計與接口的單片機程序設(shè)計可以分先后相對獨立地完成。事實上，目前許多流行的單片機已無總線工作方式，如89c2051、97c2051、z84系列、pici 6c5x系列等。這是一個cpld/fpga與mcs-51系列單片機接口的vhdl電路設(shè)計。mcs-51以總線方式工作，例如，由8031將數(shù)據(jù)#5ah寫入目標(biāo)器件中的第一個寄存器latch_out1的批令是： mov a，#5ah mov dptr，#6ff5h movx @dptr，a 當(dāng)ready為高電平時，8031從目標(biāo)器件中的寄存器latch_in1將數(shù)據(jù)讀入的指令是： m

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