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基于CPLD的無人機綜合無線電系統(tǒng)中擴頻電路的設計
期為127位的m序列本原多項式和電路與其類似，這里不再贅述。 4.2 cpld擴頻部分的內部邏輯其中模塊74hc164構成串入并出移位寄存器，并與74hc86模塊和模塊nor6、nor8構成63位和127位的m序列。 6.4512m的時鐘信號分為兩路，一路作為63位pn碼的時鐘推動pn碼產(chǎn)生器工作，另一路送主、副選擇電路模塊74hc157。 63位pn碼使用了6位的移位寄存器，在一個周期內，全“1”狀態(tài)出現(xiàn)一次，當全“1”出現(xiàn)時，把移位模塊的并行輸出（6位）送模塊74hc30，將檢測到一個全“1”脈沖，該脈沖對6.4512m進行63頻，頻率為102.4k。該102.4k的信號也分為兩路，一路102.4k與6.4512m的時鐘信號一起送模塊157，當通道選擇信號選擇主通道工作時，選擇6.4512m的信號作為127位的pn碼產(chǎn)生器的時鐘；當通道選擇信號選擇副通道工作時，選擇102.4k的信號作為127位的pn碼產(chǎn)生器的時鐘。另一路102.4k的信號經(jīng)過2分頻和16分頻，作為同步時鐘送飛行控制柜。當通道選擇信號選擇主通道工作時，擴頻碼為63位和127位

搶答電路圖
如圖所示是由八d觸發(fā)器74hc273、四2輸入端與非門74hc00和8輸入端與非門74hc30等組成的智力搶答器電路，該電路能識別出誰是第一個按下按鈕的人，經(jīng)常用于各種多人參賽的搶答器中。搶答電路在電路圖中74hc00的d1、d2以及d3構成了環(huán)形多諧振蕩器，為兩個d觸發(fā)器提供時鐘脈沖。當按下k1～k16中的任一按鍵時，與其對應的觸發(fā)器輸入端變?yōu)榈碗娖綘顟B(tài)，其對應輸出端也輸出低電平，該低電平狀態(tài)分為兩路，一路使指示燈發(fā)光，另一路傳輸?shù)脚c其相連的與非門74hc30的輸入端并使其對應輸出端輸出高電平，此時74hc02輸出低電平。在指示燈發(fā)光后，74hc02輸出的低電平經(jīng)k9傳輸?shù)蕉嘀C振蕩器的控制端，使其停止振動，因此電路保持目前狀態(tài)不變，其他按鈕均失效。直到按下k9后，電路才能繼續(xù)工作。來源:chusi

【共享】（74、74HC、74LS系列芯片資料）小發(fā)一貼，呵...
decoder 8位地址鎖存譯碼器74hc266a 2-input exclusive nor gate 異或非74hc27 triple 3-input nor gate三個3輸入或非門74hc273 octal d flip-flop clear 8路d觸發(fā)器74hc280 9bit odd/even generator 奇偶發(fā)生器74hc283 4bit binary adder carry 四位加法器74hc299 3-state universal shift 三態(tài)移位寄存74hc30 8-input nand gate 8輸入端與非門74hc00 quad 2-input or gate 四個雙端或門74hc34 non-inverter 非反向器74hc354 8-ch 3-state mux 8路3態(tài)多路器74hc356 8-ch 3-state mux 8路3態(tài)多路器74hc365 hex 3-state buffer 六個三態(tài)緩沖門74hc366 3-state buffer inverter 緩沖反向器74hc367

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