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在cpu總線模式下，通過cacr寄存器可以提供更多對于時鐘速率適配器的控制。當“后備主時鐘使能” (amcen — alternate master clock enable)控制位被置1時，時鐘速率適配器被配置為后備主時鐘模式。在這種模式下，時鐘速率適配器不再工作于ds3、e3或sts-1時鐘，而是工作于一個頻率由“后備主時鐘選擇” (amcsel)控制位確定的時鐘。作為后備主時鐘，有效的輸入頻率是19.44mhz、38.88mhz和77.76mhz。在后備主時鐘模式下，時鐘速率適配器最多可以合成出三種時鐘速率(ds3、e3或者sts-1)中的兩種。要合成ds3和e3時鐘，可將后備主時鐘接入stmclk引腳。要合成ds3和sts-1時鐘，可將時鐘接入e3mclk引腳，時鐘接入t3mclk引腳可以合成出e3和sts-1時鐘。 盡管ds325x器件中amcen和amcsel[1:0]的上電默認值可能并不符合實際所施加的時鐘，仍然可以在上電伊始就施加一個后備時鐘到任一mclk引腳。上電之后一旦這些控制位
償輸入和輸出高階au4管理單元同步凈荷封裝幀速率間的準同步關系。·在tug3基礎上可以配置成tu3、tu12、tu11支持的任何合法組合。·在網管軟件的控制下可對任一支中插入全0碼、全1碼或ndf新數據標識。·檢測每一支路的lop指針丟失、ais通道告警指示、支路指針正負調整和支路彈性存儲上溢下溢錯誤的狀態(tài)，并可配置在上述事件發(fā)生時產生中斷。·可以將輸入和輸出接口獨立配置成77.76mhz的stm-4字節(jié)接口模式、19.44mhz的stm-1字節(jié)接口模式或38.88mhz的stm-1半字節(jié)接口模式。·提供一個通用的8比特微處理器總線接口來對芯片進行配置、控制和狀態(tài)監(jiān)控。2 mxtulpx8-5芯片結構mxtulpx8-5芯片功能模塊框圖如圖1所示，包含有以下幾個模塊：一個輸入和輸出接口模塊，一個mcu接口模塊和jtag測試控制器，8個vc4處理器。當輸入接口為stm-4字節(jié)接口模式時，輸入的2路stm-4數據流被分成8個stm-1數據流，并被獨立地輸入到8個vc4處理器中。當輸出接口為stm-4接口模式時，處理過的8路stm-1數據流被合并成2路stm
以便與背板接口。具體功能如下：?utopia接口及l(fā)vds線路接口的相互轉換；?根據附加的字節(jié)進行信元復用/解復用處理；?網絡同步時鐘及控制信元的傳遞；?采用背向反壓機制以避免信元數據丟失；?信元描繪功能。微處理器系統(tǒng)微處理器系統(tǒng)完成各部分電路的驅動功能，并且和網管系統(tǒng)之間通過各自的scc(串行通信控制器)進行通信。 圖2 誤碼測試之一 圖3 誤碼測試之二 圖4 誤碼測試之三 系統(tǒng)性能電路仿真業(yè)務系統(tǒng)性能如下：?支持八路e1接口及256個vc通道；?atm信元打包拆包；?具有38.88mhz網絡同步時鐘；?數據和信令的提取重組；?支持結構化數據和非結構化數據格式。 實驗測試系統(tǒng)及測試結果利用ant-20e的誤碼分析功能，采用3種不同的測試方法，對ces盤進行誤碼測試。分別如圖2、圖3和圖4所示：測試用的雙絞線用來連接ces系統(tǒng)的lvds信號。對以上提供的各種測試方法逐一進行誤碼特性測試，測試結果如表1所示。實驗結果表明，所設計的ces系統(tǒng)滿足對誤碼的要求。 結語依據itu-t g.703、g.704建議和atm論壇的有關協(xié)議，我們設計完成了一個ces系統(tǒng)，已成功的應用于863重
fordahl推出業(yè)界最小的寬溫度范圍stratum iii和sonet溫度補償晶體振蕩器(tcxo)。這款無鉛/符合rohs的tcxo的溫度穩(wěn)定度為±0.28ppm，可在-40℃至85℃范圍內使用，它采用5×7mm表面封裝。 dfa s2 stratum 3 tcxo的電壓為3.3v或5v，可提供10mhz、12.8mhz、19.44mhz、20mhz和38.88mhz等頻率。tcxo使用15年公差仍為±4.6ppm。其它關鍵規(guī)范還包括：抖動低于1ps rms，24小時的穩(wěn)定度為±0.37ppm。 dfa s2-lhz提供lvhcmos/hcmos輸出和三狀態(tài)功能。該振蕩器可用于stratum iii或sonet (smc)產品，符合telcordia gr-1244 core、gr-253 core和itu-t g.813選項1及2要求。 dfa s2器件采用卷軸包裝，批量達5,000片，售價20美元(僅供參考)，供貨期為8至10周。 來源:小草
電阻必須采用數據表單指導準則中給出的阻值。 zl30407有12個輸出時鐘，圖中電路中顯示了其中5個。cmos 輸出包括19.44mhz、8khz幀脈沖、2.048 mhz 和1.544 mhz輸出。輸出時鐘引腳到扇出緩沖器 (u7、u8、u9和u10)以及連接器的分配沒有特定限制，只要適合目標應用即可。每個時鐘均進行了緩沖，以提供一定的扇出和到同軸連接器的電纜驅動能力。 第二個zl30406(u6)將c19o的一個輸出時鐘轉換為抖動很低的差分cml輸出時鐘，可選擇四種倍頻(19.44 mhz、38.88mhz、77.76mhz和155.52mhz)。u11是一個可通過硬件配置的差分時鐘分頻器，可通過dip開關進行編程，以便對zl30407芯片的155mhz lvds輸出時鐘進行1、2、4、8或16分頻。 圖1：這個精密時鐘發(fā)生器電路板采用zl30407 sonet/sdh網絡元件pll。每個輸出時鐘均進行了抖動測量，以驗證設計的性能?？傊^測到的時鐘抖動符合zl30407和zl30406器件的技術規(guī)格。zl30406輸出的rms抖動為2ps到8ps，這與使用12khz～20mhz的測量帶寬在一個質
)日前推出據稱是業(yè)界首款面向sonet/sdh多業(yè)務應用的單芯片超低抖動同步器。具有豐富特性的zl30116和zl30119 pll(鎖相環(huán))據稱抖動最低、尺寸最小，是用于oc-48/stm-36速率管理sonet/sdh stratum 3同步的器件。 據介紹，具有高度可編程性的zl30116和zl30119芯片產生三個獨立的時鐘系列，無需使用外部分頻器或時鐘倍頻pll，可滿足任何商用sonet/sdh phy(物理接口)的參考頻率要求，提供很寬范圍的低抖動時鐘可選輸出頻率：19.44mhz、38.88mhz、51.84mhz、77.76mhz、311.04mhz和622.08mhz。此外，zl30116器件實現(xiàn)了全面主/從時鐘冗余功能，內置零延遲pll功能，通過補償外部時鐘傳播延遲，以滿足advanced tca時鐘總線嚴格的相位對準要求。 sonet/sdh設備使用基于數字pll的同步器在多業(yè)務交換環(huán)境中管理大量時鐘。然而，大多數數字pll對于速率高于oc-3的接口會產生較大抖動，因而必須使用單獨的模擬pll來“消除”噪聲。多芯片或多模塊組合方案可能會需要一平方英寸的布局空間。卓聯(lián)該款單芯片同步
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