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xc9572與51單片機(jī)接口的verilog程序有問題。。。 |
| 作者：etiller 欄目：EDA技術(shù) |
MODULE main(WR,ALE,DB8,A12131415,B1318); input WR; input ALE; input [7:0] DB8; input [3:0] A12131415; OUTPUT [5:0] B1318; reg [5:0] B1318; always @(posedge WR) begin if(A12131415==4'b1110) B1318[5:0]<=DB8[5:0];//e000h擴(kuò)高位地址 end endMODULE A12131415是51單片機(jī)的P24、P25、P26、P27，我的意思是在寫總線地址E000的時(shí)候用B1318鎖存總線數(shù)據(jù)，但是出現(xiàn)下面問題： 1-寫總線地址非E000的時(shí)候鎖存數(shù)據(jù)是正確的，但是寫總線地址E000的時(shí)候鎖存的數(shù)據(jù)是反相的，百思不得其解，還請高人指點(diǎn)。。。 |
| 2樓： | >>參與討論 |
| 作者： 雷風(fēng) 于 2006/1/20 10:19:00 發(fā)布：
if(A12131415==4'b1110) 只能保證最高位是E阿，其他位怎么不進(jìn)行判斷 |
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| 3樓： | >>參與討論 |
| 作者： etiller 于 2006/1/20 12:53:00 發(fā)布：
其它位不用判斷，沒用到高32k地址 |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/1/20 16:55:00 發(fā)布：
這只是一部分么？ale不見了，不過不是問題所在 這個(gè)電路是你設(shè)計(jì)的么？你應(yīng)該看看是不是輸出都設(shè)置成了open-drain的方式。外面加了上拉電阻。問題應(yīng)該與程序無關(guān)，如果只是上面這些的話。 |
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| 5樓： | >>參與討論 |
| 作者： etiller 于 2006/1/25 11:38:00 發(fā)布：
怎么去掉open-drain的設(shè)置呢？ |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/1/25 17:34:00 發(fā)布：
我好久沒用了，軟件里面有，我用的是quartus，對ise不熟 |
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