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用FPGA實(shí)現(xiàn)FIR中的1個(gè)問題 |
| 作者：lancelei 欄目：DSP技術(shù) |
要是從A/D采樣的數(shù)據(jù)作FIR運(yùn)算 比如X(n)中的n=10 是將10采集好的數(shù)一起送入FIR模塊進(jìn)行計(jì)算輸出y(1)y(2)..y(n) 還是進(jìn)1個(gè)x(1)出一個(gè)y(1) 在進(jìn)一個(gè)x(2) 連同x(1)算出 y(2) ...y(10); 個(gè)人覺得后者可以使輸出的頻率同輸入一樣 而前者不能反映輸入的頻率 能看明白我寫的高手幫忙回答一下 謝謝了 |
| 2樓： | >>參與討論 |
| 作者： sjnh 于 2006/1/5 22:42:00 發(fā)布：
一個(gè)進(jìn)一個(gè)出 不過有延時(shí)，看看你的FIR的公式就明白了 |
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