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請(qǐng)教 在Verilog語言中時(shí)廷問題 |
| 作者：玉玟 欄目：EDA技術(shù) |
我用Verilog語言中`timescale進(jìn)行廷時(shí)控制,但在仿真時(shí)總是不起做用,有哪位大俠知道是什么原因啊,請(qǐng)指教,謝謝啦! |
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| 作者： redstar 于 2005/3/18 16:58:00 發(fā)布：
關(guān)于timescale聲明 timescale聲明在最后的仿真文件中有效，仿真文件中出現(xiàn)的任何關(guān)于時(shí)間的數(shù)字說明均以此為基準(zhǔn)。 如：`timescale 1ns/100ps ... ... #10 ... //表示10ns后的一次操作，依此類推 |
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| 3樓： | >>參與討論 |
| 作者： 玉玟 于 2005/3/21 9:06:00 發(fā)布：
不好意思,我還是不太明白 |
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| 4樓： | >>參與討論 |
| 作者： 玉玟 于 2005/3/21 9:16:00 發(fā)布：
不好意思,我還是不太明白 我剛開始學(xué)Verilog語言,我寫了一個(gè)程序如下:我想實(shí)現(xiàn)的功能是當(dāng)clk4有一個(gè)下降沿時(shí),on485輸出高電平,持續(xù)一段時(shí)間后自動(dòng)變?yōu)榈碗娖�，但總是達(dá)不到預(yù)想的效果，編譯時(shí)總是說將clk4腳忽略，on485接地。我百思不得其解，請(qǐng)大俠指教。（我選的芯片是EPM7064）謝謝了！ `timescale 10ns/100ps MODULE wqt(clk4,on485); input clk4; OUTPUT on485; reg on485; parameter delay=10; always @ (negedge clk4) begin if (!clk4) begin on485=1; end # delay on485=0; end endMODULE |
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| 5樓： | >>參與討論 |
| 作者： wkcdsc 于 2005/3/21 10:47:00 發(fā)布：
ai.. # delay on485=0;是不能綜合的 |
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| 作者： 吳明詩 于 2005/3/22 15:37:00 發(fā)布：
仿真時(shí)才用的上的 |
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| 7樓： | >>參與討論 |
| 作者： luoqiang28 于 2005/3/23 17:06:00 發(fā)布：
真實(shí)的硬件是不能夠延時(shí)的， 只有在專門的仿真工具中可以仿真出來，但不能綜合，出現(xiàn)這個(gè)“clk4腳忽略，on485接地”問題是綜合的報(bào)告。延時(shí)一般用來寫測(cè)試程序的。 |
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| 8樓： | >>參與討論 |
| 作者： 玉玟 于 2005/3/24 10:12:00 發(fā)布：
噢,是這樣啊,謝謝大家! 看來我這種延時(shí)一段時(shí)間讓on485腳自動(dòng)變低是行不通的,請(qǐng)問大家有沒有什么好辦法能實(shí)現(xiàn)當(dāng)clk4有一個(gè)下降沿時(shí),on485輸出高電平,持續(xù)一段時(shí)間后自動(dòng)變?yōu)榈碗娖降墓δ?我試了好多種方法,on485持續(xù)為高電平的時(shí)間總是不能控制,請(qǐng)大家?guī)臀蚁胂胗惺裁崔k法可以實(shí)現(xiàn),謝謝大家了! |
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| 9樓： | >>參與討論 |
| 作者： f0rmat 于 2005/3/24 11:33:00 發(fā)布：
請(qǐng)問你是用什么仿真工具? 請(qǐng)問你是用什么仿真工具? 不過你用negedge來實(shí)現(xiàn),從語法上來說,negedge才觸發(fā),也就是說你的延時(shí)是永遠(yuǎn)不執(zhí)行的 |
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| 10樓： | >>參與討論 |
| 作者： reggae 于 2005/4/24 0:37:00 發(fā)布：
re 應(yīng)該需要一個(gè)更高頻率的CLK，delay它的整數(shù)個(gè)cycle后在上升沿變化。 |
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