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用modelsim翻譯后仿真出了問題，一般去排查什么地方呢？ |
| 作者：hhblxm 欄目：EDA技術(shù) |
請(qǐng)各位大俠給指個(gè)方向吧。 遇到類似的問題，各位大俠的經(jīng)驗(yàn)是什么呢？ |
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| 作者： n3207 于 2005/1/15 21:54:00 發(fā)布：
MOdelsim出錯(cuò)時(shí),還是很麻煩的 因?yàn)樗奶崾?跟實(shí)際的錯(cuò)誤,有一些出路 只能自己慢慢查了,沒有什么好的方法 |
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| 3樓： | >>參與討論 |
| 作者： gao_zb 于 2005/1/20 22:40:00 發(fā)布：
試試吧 如果是XILINX+ModelSim進(jìn)行功能仿真，可以試著在XILINX中刪除項(xiàng)目過程文件再仿真。 還有幾點(diǎn)要注意： 上下層之間模塊的實(shí)體與例化元件得端口是否保持嚴(yán)格一致。 賦值符號(hào)兩端的矢量寬度是否一致 不要忘了加法可能會(huì)溢出 后仿真的話就必須在XILINX中分析延時(shí)信息了。 |
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| 作者： stivenfnb 于 2005/1/23 18:07:00 發(fā)布：
一般 而言，只做功能仿真和后仿真就夠了。對(duì)于時(shí)序電路，只要你功能仿真正確，對(duì)于后仿真，只要你所設(shè)參數(shù)（時(shí)鐘、和硬件相關(guān)的一些信號(hào)的時(shí)序關(guān)系）滿足要求，下載到板子上后基本上是沒有問題的。對(duì)于時(shí)序電路，如果下載后不正確原因主要有：1、時(shí)鐘頻率、時(shí)鐘的穩(wěn)定性 2、一些和硬件緊密相關(guān)的輸入輸出信號(hào)的時(shí)序在設(shè)計(jì)中的應(yīng)用是否和硬件器件本身說明的特性一致。3、對(duì)于輸出信號(hào)，如果走線過長等是都否考慮了終端匹配 對(duì)于組合電路的設(shè)計(jì)，毛刺本身就比較多，加上實(shí)際硬件的一些情況，問題比較難查。 |
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