|
|||||||||||
| 技術(shù)交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術(shù) | 電源技術(shù) | 測控之家 | EMC技術(shù) | ARM技術(shù) | EDA技術(shù) | PCB技術(shù) | 嵌入式系統(tǒng) 驅(qū)動編程 | 集成電路 | 器件替換 | 模擬技術(shù) | 新手園地 | 單 片 機(jī) | DSP技術(shù) | MCU技術(shù) | IC 設(shè)計(jì) | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
ASIC設(shè)計(jì)過程中集成鎖相環(huán)的設(shè)計(jì)難點(diǎn)分析（轉(zhuǎn)載） |
| 作者：rickyice 欄目：IC設(shè)計(jì) |
要在ASIC設(shè)計(jì)中加入鎖相環(huán)(PLL)，就要面對噪聲和抖動等問題帶來的挑戰(zhàn)，本文從PLL的結(jié) 構(gòu)和工作原理入手，分析嵌入集成鎖相環(huán)過程中的設(shè)計(jì)難點(diǎn)及其解決方案。 為了達(dá)到ASIC設(shè)計(jì)對時(shí)鐘的要求,許多工程師都在他們的設(shè)計(jì)中加入了鎖相環(huán)(PLL)。PLL有 很多理想的特性，例如可以倍頻、糾正時(shí)鐘信號的占空比以及消除時(shí)鐘在分布中產(chǎn)生的延遲 等。這些特性使設(shè)計(jì)者們可以將價(jià)格便宜的低頻晶振置于芯片外作為時(shí)鐘源，然后通過在芯 片中對該低頻時(shí)鐘源產(chǎn)生的信號進(jìn)行倍頻來得到任意更高頻率的內(nèi)部時(shí)鐘信號。同時(shí)，通過 加入PLL，設(shè)計(jì)者還可以將建立-保持時(shí)間窗與芯片時(shí)鐘源的邊沿對齊，并以此來控制建立- 保持時(shí)間窗和輸入時(shí)鐘源與輸出信號之間的延遲。 PLL的結(jié)構(gòu)和功能看起來十分簡單，但實(shí)際上卻非常復(fù)雜，因而即使是最好的電路設(shè)計(jì)者也 很難十分順利地完成PLL的設(shè)計(jì)(圖1)�，F(xiàn)代ASIC的電源電壓與其核心薄氧化器件的閥值電壓 相比余量有限，因而要在ASIC設(shè)計(jì)中加入PLL變得越來越困難。通常，包含PLL的ASIC器件不 但要滿足操作頻率指標(biāo)，還要保持電源電壓的靈活性。但減小電源電壓會使PLL的噪聲性能 下降。 對ASIC設(shè)計(jì)者而言，他們應(yīng)該認(rèn)識到PLL設(shè)計(jì)中潛在的那些會影響性能的因素，并且清楚怎 樣描述PLL的性能以及哪些因素會影響芯片的時(shí)間性能。有了這些認(rèn)識之后，他們才能更正 確地決定使用哪種PLL以及如何以最佳的方式將其集成到芯片設(shè)計(jì)中去。 PLL的結(jié)構(gòu)和工作原理 要想正確地評價(jià)一個(gè)PLL的性能，首先必須了解其結(jié)構(gòu)和工作原理。PLL的主要結(jié)構(gòu)十分簡單 。它由一個(gè)鑒相器、一個(gè)充電泵、一個(gè)環(huán)路濾波器和一個(gè)壓控振蕩器(VCO)構(gòu)成。PLL電路在 啟動時(shí)處于“失鎖”狀態(tài)，這時(shí)，VCO分頻后的輸出頻率與參考信號的頻率無關(guān)。 在PLL環(huán)路處于失鎖狀態(tài)時(shí)，參考時(shí)鐘的上升沿與VCO輸出時(shí)鐘的上升沿之間存在一個(gè)相位差 ，這個(gè)相位差經(jīng)過積分之后，反饋回來控制VCO的輸出頻率，使之向參考時(shí)鐘的頻率靠近， 直到鎖定。一旦PLL進(jìn)入“鎖定”狀態(tài)，鑒相器檢測出來的相位誤差就接近0，因?yàn)榇藭r(shí)VCO 的頻率和相位都與參考時(shí)鐘的頻率和相位對齊。鑒相器只對分頻后的VCO輸出信號與參考時(shí) 鐘進(jìn)行比較，因而PLL的實(shí)際輸出頻率比參考頻率高N倍。因此，PLL還可以實(shí)現(xiàn)倍頻功能。 另外，在ASIC設(shè)計(jì)中，如果反饋路徑上也存在時(shí)鐘分布的話，PLL會將這個(gè)分布時(shí)鐘信號也 與參考信號對齊，這樣就能夠有效減小由時(shí)鐘分布引起的延遲。 PLL的組成模塊中可以包含不同數(shù)量的模擬電路和數(shù)字電路，甚至可以是全數(shù)字電路。但不 論一個(gè)PLL是由模擬電路或是數(shù)字電路組成，它所實(shí)現(xiàn)的功能都是模擬的，即產(chǎn)生一個(gè)與參 考時(shí)鐘頻率相同的時(shí)鐘信號并使其相位與參考時(shí)鐘對齊。但就象其他的模擬模塊一樣，PLL 中的模塊也很容易受噪聲等模擬因素的影響。而且如今的ASIC又常常工作于一個(gè)十分苛刻的 混合信號環(huán)境中，噪聲在這種環(huán)境下幾乎無法避免。因此，如果一個(gè)PLL不能很好地對噪聲 作出反應(yīng)，那么它的輸出時(shí)鐘相位就可能與其理想值不符，產(chǎn)生一個(gè)時(shí)變的偏移。 這種輸出時(shí)鐘相位發(fā)生的時(shí)變的偏移通常被稱做抖動。抖動會破壞建立時(shí)間，從而嚴(yán)重影響 內(nèi)部定時(shí)通道的工作。而且抖動還會影響片外接口，破壞其建立和保持時(shí)間，從而導(dǎo)致數(shù)據(jù) 傳輸發(fā)生錯(cuò)誤。 PLL的許多性能因素都會影響其設(shè)計(jì)(例如環(huán)路不穩(wěn)定、可跟蹤的頻率范圍不夠、鎖定問題以 及靜態(tài)相差等)，其中最重要的和最難妥善處理的一項(xiàng)就是輸出抖動。 在ASIC設(shè)計(jì)中，片內(nèi)和片外的噪聲源會產(chǎn)生電源噪聲和基板噪聲，這兩種噪聲與數(shù)據(jù)無關(guān)， 而且二者都可能含有很寬范圍的頻率成分，包括低頻成分。一般情況下，基板噪聲中所含的 低頻成分沒有電源噪聲那么多，因?yàn)榛搴碗娫措妷褐g不會產(chǎn)生很大的直流壓降。但在最 壞的條件下，PLL中的電源噪聲和基板噪聲電平分別可以達(dá)到電源額定電壓的10%和5%。 基板噪聲的確切值取決于芯片加工中所使用的基板的特性。為了降低死鎖的風(fēng)險(xiǎn)，許多芯片 在加工過程中都采用了將輕摻雜晶體用于與之同類的重?fù)诫s基板上的工藝。但這種基板會在 片上遠(yuǎn)距離傳送基板噪聲，因而就很難通過保護(hù)環(huán)和附加的基板抽頭來消除噪聲。 電源噪聲和基板噪聲都會引起VCO的輸出信號發(fā)生頻率變化，并使其相位也發(fā)生變化。這種 相位變化會一個(gè)周期接一個(gè)周期地累積，直到噪聲脈沖變?nèi)趸騊LL將這種噪聲引起的頻率誤 差糾正過來。PLL糾正這種頻率誤差的速度受環(huán)路帶寬限制。由于PLL中參考信號和輸出信號 之間的相位誤差也會一個(gè)周期接一個(gè)周期地累積，所以低頻的方波噪聲信號會引起最嚴(yán)重的 輸出抖動。若PLL為欠阻尼，那么頻率處于環(huán)路帶寬附近的噪聲所帶來的抖動就會更嚴(yán)重。 另外，如果輸入?yún)⒖夹盘柊l(fā)生抖動，而這個(gè)抖動的頻率也位于環(huán)路帶寬附近，那么 PLL會將 這個(gè)抖動放大。當(dāng)該P(yáng)LL為欠阻尼時(shí)，這種情況尤為明顯。 輸出抖動的類型 測量輸出抖動的方法有很多種，有的以絕對時(shí)間作參考，有的以另一個(gè)信號為參考，還有一 種則是以輸出時(shí)鐘本身為參考。通過第一種方法測量出的抖動通常叫做絕對抖動或長期抖動 ，通過第二種方法測量出的抖動叫做跟蹤抖動(當(dāng)此處所指的另一個(gè)信號為參考信號時(shí)，這 種抖動叫做輸入到輸出的抖動)。如果參考信號的周期性很好，沒有抖動的話，那么輸出信 號的絕對抖動與跟蹤抖動相等。抖動的第三種測量方法以輸出時(shí)鐘自己作為參考信號，通過 這種方法測出的抖動叫循環(huán)抖動或周期抖動。周期抖動測量的是單個(gè)時(shí)鐘周期內(nèi)，或在幾個(gè) 時(shí)鐘周期的時(shí)間寬度內(nèi)，輸出時(shí)鐘的相位發(fā)生的時(shí)變偏移，后一種抖動叫做N周期抖動。 輸出抖動可以用有效值或峰峰值表示。有效值抖動只能夠描述一種應(yīng)用，例如在少數(shù)時(shí)鐘邊 緣上出現(xiàn)的時(shí)移大大超出了有效值定義的時(shí)候。峰峰值抖動則只用來描述不允許時(shí)移超過某 絕對值的應(yīng)用，例如在同步數(shù)字系統(tǒng)中，只有采用峰峰值抖動來描述輸出抖動。因?yàn)閷ぷ?br>于這類系統(tǒng)中的芯片而言，如果在建立或保持時(shí)間內(nèi)無法實(shí)現(xiàn)鎖定，那么后面的一切功能都 無法實(shí)現(xiàn)，這種后果將是災(zāi)難性的。 通過不同測量方式得到的抖動，其重要性也因PLL應(yīng)用環(huán)境的不同而有所變化。一般來說， 周期抖動對于所有PLL應(yīng)用都很重要；跟蹤抖動則在接口應(yīng)用中比較重要(這時(shí)PLL的輸出時(shí) 鐘用于驅(qū)動數(shù)據(jù)到另一個(gè)時(shí)鐘域或從另一個(gè)時(shí)鐘域中將數(shù)據(jù)采樣出來)；而長期抖動有時(shí)在 涉及時(shí)鐘倍頻的應(yīng)用中比較重要。周期抖動中只測量單時(shí)鐘周期內(nèi)相位時(shí)變的偏移，而PLL 中的相位誤差會在多個(gè)時(shí)鐘周期內(nèi)累積。因此，由電源噪聲和基板噪聲引起的PLL跟蹤抖動 在累積后就有可能比周期抖動大好幾倍。但是片上的時(shí)鐘分布網(wǎng)絡(luò)抗電源噪聲和基板噪聲的 能力通常很弱，這又會引起附加抖動，從而導(dǎo)致周期抖動變大。如果PLL設(shè)計(jì)能夠較好地利 用這一特性，那么能觀測到的跟蹤抖動可能還不到周期抖動的3倍。 倍頻PLL中，如果在每個(gè)參考信號周期的開始處，前一到兩個(gè)輸出周期時(shí)間內(nèi)出現(xiàn)周期性的 干擾，也會使周期抖動增大。這種干擾是由鑒相器的系統(tǒng)殘留誤差引起的。 要想正確地測量抖動是一件比較具有挑戰(zhàn)性的工作。如果PLL的目標(biāo)工作環(huán)境是一個(gè)有噪聲 的混合信號環(huán)境，那么就必須在一個(gè)與之相當(dāng)?shù)脑肼暛h(huán)境下來測量抖動。在干凈的低噪環(huán)境 下，測量會得到一個(gè)優(yōu)化的但容易對人們產(chǎn)生誤導(dǎo)的抖動值。如果在PLL的模擬電源上加上 人為噪聲，并注意捕獲結(jié)果最差時(shí)噪聲的頻率成分，那么我們會發(fā)現(xiàn)：對長期抖動和跟蹤抖 動而言，會造成最差噪聲環(huán)境的信號是一種方波信號，其頻率等于或低于環(huán)路帶寬，大約只 有PLL最小工作頻率的二十分之一；對周期抖動而言，會造成最差噪聲環(huán)境的信號也是一種 方波，但這種方波的特點(diǎn)是其邊緣變化時(shí)間小于PLL輸出時(shí)鐘的一個(gè)周期，并且其頻率低于 參考信號頻率(但可以高于環(huán)路帶寬)。 在進(jìn)行任何抖動測量之前，首先應(yīng)該測量電源噪聲。只有表面貼裝元件才能用于電源噪聲耦 合網(wǎng)絡(luò)。盡管PLL會在電源上產(chǎn)生一個(gè)附加的高頻噪聲，但該噪聲與PLL輸出有關(guān)，因此在測 量電源噪聲時(shí)應(yīng)將其忽略。 圖2給出一個(gè)例子，例中在外加噪聲的條件下，通過電路板的建立和可選芯片的建立描述了 PLL的特性。將一個(gè)外部脈沖發(fā)生器和一個(gè)低頻方波噪聲結(jié)合起來，送入AVDD(PLL的模擬正 電源)進(jìn)行電源噪聲測試，或送入AVDD和AVSS(PLL的模擬負(fù)電源)進(jìn)行基板噪聲測試。VSS決 定了芯片的基板電位，因此將噪聲同等地送入AVDD和AVSS等效于將噪聲直接加在基板上。只 要電源允許，那么對于任何電路板都可以通過重復(fù)以上操作得到其電源噪聲特性，包括生產(chǎn) 板在內(nèi)。 周期抖動可以這樣測量：將PLL的輸出接入一個(gè)示波器，觀察某時(shí)鐘邊緣與一周期后下一個(gè) 相應(yīng)時(shí)鐘邊緣之間的時(shí)移。跟蹤抖動和長期抖動則可以這樣測量：將PLL的參考輸入也接入 示波器，觀察PLL輸出信號的第一個(gè)邊緣相對參考輸入的時(shí)移。如果參考輸入和PLL輸出信號 都通過相似的路徑達(dá)到芯片外的示波器，就可以看到：與PLL無關(guān)的、時(shí)鐘輸出路徑的周期 抖動是可以消除的。周期抖動和跟蹤抖動及長期抖動的測量都應(yīng)該在參考時(shí)鐘基本不含噪聲 的前提下進(jìn)行。 作者: John G. Maneatis 總裁 True Circuits Inc. Maneatis博士 副主編 IEEE固體電路雜志 |
| 2樓： | >>參與討論 |
| 作者： rickyice 于 2005/1/15 8:53:00 發(fā)布：
說得很好，大家可以看一下 |
|
| 3樓： | >>參與討論 |
| 作者： bbady 于 2005/1/15 13:27:00 發(fā)布：
hehe 沒覺得有什么用？ |
|
| 4樓： | >>參與討論 |
| 作者： zcg 于 2005/1/17 10:19:00 發(fā)布：
空洞無物 根本不象工程師寫的東西 那位兄弟對PLL感興趣的話可以看看 <phase_locked Loops Design,Simulation,and Applications>, author, Roland E.Best 交大昂立書店有賣影印版的 |
|
| 5樓： | >>參與討論 |
| 作者： f0rmat 于 2005/1/17 17:59:00 發(fā)布：
up up 一下先, |
|
| 6樓： | >>參與討論 |
| 作者： rickyice 于 2005/1/18 8:56:00 發(fā)布：
謝謝 |
|
|
|
| 免費(fèi)注冊為維庫電子開發(fā)網(wǎng)會員，參與電子工程師社區(qū)討論，點(diǎn)此進(jìn)入 |
Copyright © 1998-2006 www.udpf.com.cn 浙ICP證030469號 |