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altera stratix 的管腳配置問題 |
| 作者：windirl 欄目：EDA技術(shù) |
不用的全局時(shí)鐘管腳怎么配置啊 EP1S10中全局時(shí)鐘16個(gè) HANDBOOK上說不用的CLK0n,CLK2n,CLK9n,CLK11n必須接地但其他的CLK()n可以配置成IO口 那么不用的CLK(0-15)p該怎么配置啊?是不是只要不能配置成IO口輸入,不用時(shí)就該接地? 第一次使用fpga,請(qǐng)指教,謝謝了 |
| 2樓： | >>參與討論 |
| 作者： xjg1111 于 2005/1/15 14:39:00 發(fā)布：
re 最好接地， 免得輸入懸空時(shí)，引入干擾。 其它的IO不用懸空就可以了。 |
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