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P10C68-35IGDCBS Datasheet

  • P10C68-35IGDCBS

  • CMOS/SNOS NVSRAM HIGH PERFORMANCE 8 K x 8 NON-VOLATILE STATI...

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P10C68/P11C68
t
AVAV
ADDRESS
t
ELWH
E
t
AVWL
W
t
DVWH
DATA IN
DATA VALID
t
WLQZ
DATA OUT
PREVIOUS DATA
HIGH IMPEDANCE
t
WHQX
t
WHDX
t
AVWH
t
WLWH
t
WHAX
F
igure 6. WRITE CYCLE 1: W (bar) controlled timing diagram (see notes 8 and 13).
WRITE CYCLE 2 : E (BAR) CONTROLLED
(See notes 8 and 13)
Symbol
Standard
t
AVAV
t
WLEH
t
ELEH
t
DVEH
t
EHDX
t
AVEH
t
EHAX
t
AVWL
Alternative
t
WC
t
WP
t
CW
t
DW
t
DH
t
AW
t
WR
t
AS
Write cycle time
Write pulse width
Chip enable to end of write
Data set-up to end of write
Data hold after end of write
Address set-up to end of write
Address hold after end of write
Address set-up to start of write
P10C68-35
P11C68-35
Max.
Min.
45
35
35
30
0
35
0
0
P10C68-45
P11C68-45
Max.
Min.
45
35
35
30
0
35
0
0
Parameter
Units
Notes
ns
ns
ns
ns
ns
ns
ns
ns
t
AVAV
ADDRESS
t
AVEL
E
t
AVEH
W
t
WLEH
t
DVEH
DATA IN
DATA VALID
t
EHDX
t
ELEH
t
EHAX
DATA OUT
HIGH IMPEDANCE
F
igure 7. WRITE CYCLE 2: E (bar) controlled timing diagram (see notes 8 and 13).
7

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