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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 29頁

  • ESMT

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ESMT
0
CLOCK
Preliminary
M12L32162A
Active/Precharge Power Down Mode @CAS Latency=2, Burst Length=4
1
2
3
4
5
6
7
*Note2
8
9
10
11
12
13
14
15
16
17
18
19
t
SS
CKE
*Note1
t
S S
*Not e3
t
S S
CS
RAS
CAS
ADDR
Ra
Ca
BA
A10 /A P
Ra
t
SHZ
DQ
Q a0
Qa1
Qa2
WE
DQM
Pr ech ar g e
Pow er - Dow n
Entry
Row Active
Precharge
Power-Down
Exit
Read
Active
Power-down
Exit
Precharge
Active
Power-down
Entry
: Don't care
*Note :1.Both
banks should be in idle state prior to entering precharge power down mode.
2.CKE should be set high at least 1CLK+tss prior to Row active command.
3.Can not violate minimum refresh specification. (64ms)
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
24/29

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