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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 703.30KB

  • 29頁

  • ESMT

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ESMT
CLOCK
Preliminary
M12L32162A
Burst Read Single bit Write Cycle @Burst Length=2
*Note1
CKE
HIGH
CS
RAS
*Note2
CAS
ADDR
RAa
CAa
RBb
CAb
RAc
CBc
CAd
BA
A10 /AP
RAa
RBb
RAc
CL=2
DQ
CL= 3
DAa0
QAb0 QAb1
DBc0
QAd0 QAd1
DAa0
QAb0 QAb1
DBc0
QAd0 QAd1
WE
DQM
Row Active
( A- B an k )
Row Active
(B-Bank)
W rite
(A- Ban k)
Read with
Auto Precharge
(A-Bank)
Row Act ive
( A- B an k )
W rite with
Auto Pr echarge
( B- Bank )
Read
( A- B an k )
Precharge
( A- B an k )
:Don't Care
*Note:1.BRSW modes is enabled by setting A9 鈥淗igh鈥?at MRS(Mode Register Set).
At the BRSW Mode, the burst length at write is fixed to 鈥?鈥?regardless of programmed burst length.
2.When BRSW write command with auto precharge is executed, keep it in mind that t
RAS
should not be violated.
Auto precharge is executed at the next cycle of burst-end, so in the case of BRSW write command, the precharge
command will be issued after two clock cycles.
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
23/29

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