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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 29頁

  • ESMT

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ESMT
0
CLOCK
Preliminary
M12L32162A
Write Interrupted by Precharge Command & Write Burst stop Cycle @ Burst Length =Full page
1
2
3
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5
6
7
8
9
10
11
12
13
14
15
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18
19
CKE
HIGH
CS
RAS
CAS
ADDR
RAa
CAa
CAb
BA
A10 /AP
RAa
t
BDL
*Note2
t
RDL
DAb0 DAb1 DAb2 DAb3 DAb4 DAb5
DQ
DAa0 DAa1 DAa2 DAa3 DAa4
WE
DQM
Row Active
( A- B an k )
W rite
(A- Ban k )
Burst Stop
W rite
(A- Ban k )
Precharge
( A- B an k )
:Don't Care
*Note:
1. Burst can鈥檛 end in full page mode, so auto precharge can鈥檛 issue.
2.Data-in at the cycle of interrupted by precharge can not be written into the corresponding memory cell. It is defined by
AC parameter of t
RDL
.
DQM at write interrupted by precharge command is needed to prevent invalid write.
Input data after Row precharge cycle will be masked internally.
3.Burst stop is valid at every burst length.
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
22/29

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