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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 29頁

  • ESMT

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ESMT
0
CLOCK
Preliminary
M12L32162A
Read & Write Cycle with auto Precharge @ Burst Length =4
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
CKE
HIGH
CS
RAS
CAS
ADDR
Ra
Rb
Ca
Cb
BA
A10 /A P
Ra
Rb
CL= 2
DQ
CL=3
Qa0
Q a1
Qa2
Q a3
Db0
Db1
Db2
Db3
Q a0
Q a1
Qa2
Qa3
Db0
Db1
Db2
Db3
WE
DQM
Row Active
( A - Bank )
Read with
Auto Precharge
( A - Bank )
Row Active
( B - Bank )
Auto Precharge
Start Point
( A - Bank)
W rite with
Auto Pr echarge
( B- Bank )
Auto Pr echarge
Star t Poin t
( B- Bank )
:D on' t Ca re
*Note: 1.t
CDL
Should be controlled to meet minimum t
RAS
before internal precharge start
(In the case of Burst Length=1 & 2 and BRSW mode)
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
19/29

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