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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 29頁

  • ESMT

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ESMT
0
CLOCK
1
2
3
4
5
6
7
Preliminary
M12L32162A
Page Write Cycle at Different Bank @Burst Length = 4
8
9
10
11
12
13
14
15
16
17
18
19
CKE
HIGH
CS
RAS
CAS
*Note2
ADDR
RAa
CAa
RBb
CBb
CAc
CBd
BA
A10/AP
RAa
RBb
DQ
DAa0
DAa1
DAa2
DAa3
DBb0
DBb1
DBb2 DBb3
DAc0
DAc1
DBd0
DBd1
t
CDL
WE
t
RDL
*Note1
DQM
Row Active
(A-Bank)
Row Active
(B-Bank)
Write
(A-Bank)
Write
(B-Bank)
Write
(A-Bank)
Write
(B-Bank)
Precharge
(Both Banks)
: Don't care
*Note: 1.To interrupt burst write by Row precharge, DQM should be asserted to mask invalid input data.
2.To interrupt burst write by row precharge, both the write and the precharge banks must be the same.
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
17/29

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