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M12L32162A-7BG Datasheet

  • M12L32162A-7BG

  • 1M x 16Bit x 2Banks Synchronous DRAM

  • 29頁

  • ESMT

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ESMT
0
CLOCK
CKE
CS
1
2
3
4
5
6
Preliminary
M12L32162A
Page Read & Write Cycle at Same Bank @ Burst Length=4
7
8
9
10
11
12
13
14
15
16
17
18
19
HIGH
t
RCD
RAS
*Note2
CAS
ADDR
Ra
Ca0
Cb0
Cc0
Cd0
BA
A10/AP
Ra
t
RDL
CL=2
DQ
Qa0
Qa1
Qb0
Qb1
Dc0
Dc1
Dd0
Dd2
Qa0
Qa1
Qb0
Qb1
Qb2
Dc0
Dc1
Dd0
Dd1
CL=3
t
CDL
WE
*Note3
*Note1
DQM
Row Active
(A-Bank)
Read
(A-Bank)
Read
(A-Bank)
Write
(A-Bank)
Write
(A-Bank)
Precharge
(A-Bank)
: Don't care
*Note :1.To
write data before burst read ends, DQM should be asserted three cycle prior to write command to avoid bus
contention.
2.Row precharge will interrupt writing. Last data input, t
RDL
before Row precharge, will be written.
3.DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst.
Input data after Row precharge cycle will be masked internally.
Elite Semiconductor Memory Technology Inc.
Publication Date
:
Apr. 2007
Revision
:
0.3
15/29

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