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M12L128324A-7TG Datasheet

  • M12L128324A-7TG

  • 1M x 32 Bit x 4 Banks Synchronous DRAM

  • 786.72KB

  • 47頁(yè)

  • ESMT

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ESMT
Page Read & Write Cycle at Same Bank @ Burst Length = 4
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11
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13
14
M12L128324A
15
16
17
18
19
CLOCK
HIGH
CKE
CS
t
RCD
RAS
*Note2
CAS
ADDR
Ra
Ca
Cb
Cc
Cd
BA1
BA0
A10 /A P
Ra
t
RDL
CL = 2
DQ
CL = 3
Qa0
Qa1
Qb0
Q b1
Dc0
Dc1
Dd0
Dd1
Qa0
Q a1
Q b0
Q b1
Q b2
Dc0
Dc1
Dd0
Dd1
t
CDL
WE
*Note1
*Note3
DQM
Row Active
( A - Bank )
Read
( A - Bank )
Read
( A - Bank )
Write
( A - Bank )
Write
( A - Bank )
Precharge
(A - B an k )
:D on' t Care
Note : 1. To Write data before burst read ends. DQM should be asserted three cycle prior to write command to avoid bus
contention.
2. Row precharge will interrupt writing. Last data input , t
RDL
before row precharge , will be written.
3. DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst. Input
data after Row precharge cycle will be masked internally.
Elite Semiconductor Memory Technology Inc.
Publication Date: Mar. 2006
Revision: 1.2
34/47

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