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M12L128324A-7TG Datasheet

  • M12L128324A-7TG

  • 1M x 32 Bit x 4 Banks Synchronous DRAM

  • 786.72KB

  • 47頁

  • ESMT

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ESMT
Read & Write Cycle at Same Bank @ Burst Length = 4
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
M12L128324A
15
16
17
18
19
CLOCK
CKE
HIGH
t
RC
CS
*Note1
t
RCD
RAS
*Note2
CAS
ADDR
Ra
Ca
Rb
Cb
BA1
BA0
A10/AP
Ra
Rb
`
t
OH
CL=2
DQ
CL=3
Qa0
Qa1
Qa2
Qa3
Db0
Db1
Db2
Db3
t
S AC
Qa0
t
OH
Qa1
Qa2
t
S H Z
Qa3
*Note3
t
RDL
Db0
Db1
Db2
Db3
t
S AC
WE
t
S H Z
*Note3
t
RDL
DQM
Row Active
(A- Ban k)
Read
(A- Ban k)
Precharge
(A-Ban k)
Row Active
(A- Bank)
W rite
(A- Bank)
Precharge
(A-Bank)
: Don't care
*Note :
1. Minimum row cycle times is required to complete internal DRAM operation.
2. Row precharge can interrupt burst on any cycle. [CAS Latency-1] number of valid output data is available after Row
precharge. Last valid output will be Hi-Z (t
SHZ
) after the clock.
3. Output will be Hi-Z after the end of burst. (1,2,4,8 & Full page bit burst)
Elite Semiconductor Memory Technology Inc.
Publication Date: Mar. 2006
Revision: 1.2
33/47

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