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M12S64322A-6BG Datasheet

  • M12S64322A-6BG

  • 512K x 32 Bit x 4 Banks Synchronous DRAM

  • 46頁

  • ESMT

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ESMT
Page Read Cycle at Different Bank @ Burst Length = 4
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
M12S64322A
15
16
17
18
19
CLOCK
CKE
HIGH
*Note1
CS
RAS
*Note2
CAS
ADDR
RAa
RBb
CAa
RCc
CBb
RDd
CCc
CDd
BA1
BA0
A10 /AP
RAa
RBb
RCc
RDd
CL= 2
DQ
CL= 3
QAa0
Q A a 1 Q A a 2 Q B b 0 Q B b 1 Q B b 2 Q C c 0 Q C c 1 Q C c 2 QD d 0 QD d 1 Q D d 2
Q A a 0 Q A a 1 Q A a 2 Q B b 0 Q B b 1 Q B b 2 Q C c 0 Q C c 1 Q C c 2 QD d 0 Q D d 1 QD d 2
WE
DQM
Row Act ive
( A-B ank )
Read
(A -Bank )
Read
(B -Bank )
Read
( C- Bank )
Row Act ive
( D- Bank )
Read
( D- Bank )
Pre charg e
(C -B an k)
Pre charg e
(D -B an k)
Row Active
( B-B ank )
Row Act ive
(C -B an k)
Pre charg e
(A- Ban k)
Pre charg e
(B- Ban k)
:Don't Care
Note: 1. CS can be don鈥檛 cared when RAS , CAS and
WE
are high at the clock high going edge.
2. To interrupt a burst read by row precharge, both the read and the precharge banks must be the same.
Elite Semiconductor Memory Technology Inc.
Publication Date: May. 2007
Revision: 1.0
34/46

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