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M12S64322A-6BG Datasheet

  • M12S64322A-6BG

  • 512K x 32 Bit x 4 Banks Synchronous DRAM

  • 46頁

  • ESMT

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ESMT
3.
CAS
Interrupt (I)
*Note1
1)Read int er ru pt ed by Read ( BL=4)
M12S64322A
CLK
CMD
RD
RD
ADD
A
B
DQ( CL2)
QA0
QB0
QB1
QB2
QB3
DQ(CL3)
CCD
*Not e 2
QA0
QB0
QB1
QB2
QB3
t
2) W r it e in t err u p t ed b y W r it e (B L= 2)
3) Wr i te in terr u pt ed by Read ( BL= 2)
CLK
CMD
WR
WR
*Note 2
WR
RD
*Note 2
t
CCD
ADD
A
t
CCD
A
B
B
DQ
DA0
DB0
DB1
DQ( CL2)
DA0
DQ0
DQ1
CDL
*Note 3
t
DQ( CL3)
DA0
CDL
*Not e 3
DQ0
DQ1
t
*Note : 1. By 鈥渋nterrupt鈥?is meant to stop burst read/write by external before the end of burst.
By 鈥?CAS interrupt 鈥? to stop burst read/write by CAS access ; read and write.
2. t
CCD
: CAS to CAS delay. (=1CLK)
3. t
CDL
: Last data in to new column address delay. (=1CLK)
Elite Semiconductor Memory Technology Inc.
Publication Date: May. 2007
Revision: 1.0
19/46

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