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M12S16161A-7TG Datasheet

  • M12S16161A-7TG

  • 512K x 16Bit x 2Banks Synchronous DRAM

  • 29頁(yè)

  • ESMT

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ESMT
0
CLOCK
M12S16161A
Read Interrupted by Precharge Command & Read Burst Stop Cycle @Burst Length =Full page
1
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5
6
7
8
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10
11
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14
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16
17
18
19
HIGH
CKE
CS
RAS
CAS
ADDR
RAa
CAa
CAb
BA
A10 /AP
RAa
*Note2
CL=2
DQ
1
1
QAb0 QAb1 QAb 2 QAb3 QAb4 QAb5
QAa0 QAa1 QAa2 QAa 3 QAa4
2
CL=3
QAa0 QAa1 QAa 2 QAa3 QAa4
2
QAb0 QAb1 QAb2 QAb3 QAb4 QAb5
WE
*Note1
DQM
Row Active
( A- B an k )
Read
(A- Ban k)
Burst Stop
Read
(A- Ban k)
Precharge
( A- B an k )
:Don't Care
*Note:
1.Burst can鈥檛 end in full page mode, so auto precharge can鈥檛 issue.
2.About the valid DQs after burst stop, it is same as the case of RAS interrupt.
Both cases are illustrated above timing diagram. See the label 1,2 on them.
But at burst write, burst stop and RAS interrupt should be compared carefully.
Refer the timing diagram of 鈥淔ull page write burst stop cycle鈥?
3.Burst stop is valid at every burst length.
Elite Semiconductor Memory Technology Inc.
Publication Date
:
May. 2007
Revision
:
1.1
21/29

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