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M12L128168A-6TG Datasheet

  • M12L128168A-6TG

  • 2M x 16 Bit x 4 Banks Synchronous DRAM

  • 43頁

  • ESMT

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ESMT
8. Burst Stop & Interrupted by Precharge
M12L128168A
1)W rite Burst Stop (BL=8)
1)W rite interrupted by precharge (BL=4)
CLK
CMD
WR
STOP
CLK
CMD
*Note3
WR
t
RDL
PRE
*Note4
DQM
DQ
DQM
DQ
Mask Mask
D0
D1
D2
D3
D4
D5
D0
D1
t
BDL
*Note1
2)Read Burst Stop (BL=4)
2)Read interrupted by precharge (BL=4)
CLK
CMD
RD
STOP
*Note2
CLK
CMD
DQ(CL3)
*Note2
*Note5
RD
Q0
Q1
PRE
Q2
Q1
Q3
Q2
Q3
DQ(CL2)
DQ(CL3)
Q0
Q1
Q0
Q1
DQ(CL2)
Q0
9. MRS
1) Mo d e Re g is te r S e t
CLK
*Note4
CMD
PRE
MRS
ACT
t
RP
2CLK
*Note:
1. t
BDL
: 1 CLK ; Last data in to burst stop delay.
Read or write burst stop command is valid at every burst length.
2. Number of valid output data after burst stop : 1,2 for CAS latency = 2,3 respectiviely.
3. Write burst is terminated. t
BDL
determinates the last data write.
4. DQM asserted to prevent corruption of locations D2 and D3.
5. Precharge can be issued here or earlier (satisfying t
RAS
min delay) with DQM.
6. PRE : All banks precharge, if necessary.
MRS can be issued only at all banks precharge state.
Elite Semiconductor Memory Technology Inc.
Publication Date: Oct. 2006
Revision: 2.0
21/43

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