隆 Semiconductor
TIMING DIAGRAM
Transmit Timing
BCLK
t
XS
XSYNC
DOUT1
DOUT2
DOUT3
DOUT4
Receive Timing
BCLK
t
RS
RSYNC
DIN1
DIN2
DIN3
DIN4
BCLK
XSYNC
,
,
1
2
3
t
SX
t
WS
t
XD1
t
SD
MSD
D2
1
2
3
t
SR
t
WS
t
DS
MSD
D2
MSD
MSD
D2 D3 D4 D5 D6 D7 D8
CH1 PCM Data
MSD
MSD
D2 D3 D4 D5 D6 D7 D8
CH1 PCM Data
MSM7705-01/02/03
4
5
6
7
8
9
10
11
t
XD2
D3
D4
D5
D6
D7
t
XD3
D8
Transmit Side
4
5
6
7
8
9
10
11
t
DH
D3
D4
D5
D6
D7
D8
Receive Side
Figure 1 Timing Diagram in the Parallel Mode (CHPS = 1)
MSD
D2 D3 D4 D5 D6 D7 D8
CH2 PCM Data
D2 D3 D4 D5 D6 D7 D8
CH3 PCM Data
MSD
D2 D3 D4 D5 D6 D7 D8
CH4 PCM Data
DOUT1
Transmit Side
BCLK
RSYNC
MSD
D2 D3 D4 D5 D6 D7 D8
CH2 PCM Data
D2 D3 D4 D5 D6 D7 D8
CH3 PCM Data
MSD
D2 D3 D4 D5 D6 D7 D8
CH4 PCM Data
DIN4
Receive Side
Figure 2 Timing Diagram in the Serial Mode (CHPS = 0)
14/20