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CS493122-CL Datasheet

  • CS493122-CL

  • Cirrus Logic [Multi-Standard Audio Decoder Family]

  • CIRRUS

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SCCLK
SCDIN
AD 6 A D 5 A D 4 AD 3 AD 2 AD 1 A D 0 R /W
CS
S P I W r ite F u n c tio n a l T im in g
SCCLK
SCDIN
D7
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D6
D5
D4
D3
D2
D1
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A D 6 A D 5 A D 4 A D 3 A D 2 A D 1 A D 0 R /W
D5
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D3
D2
D1
D0
SCDOUT
CS
INTREQ
S P I R e a d F u n c tio n a l T im in g
Note 1
Note 2
Notes: 1. INTREQ is guaranteed to stay LOW until the rising edge of SCCLK for bit D1 of the last byte
to be transferred out of the CS493XX.
2. INTREQ is guaranteed to remain HIGH until the next rising edge of SCCLK at which point it
may go LOW again if there is new data to be read. The condition of INTREQ going LOW at this
point should be treated as a new read condition. After a stop condition, a new start condition
and an address byte should be sent
CS49300 Family DSP
DS339PP4
Figure 21. SPI Timing

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