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BQ4010_07 Datasheet

  • BQ4010_07

  • Texas Instruments [8 k x 8 NONVOLATILE SRAM (5 V, 3.3 V)]

  • 178.13KB

  • TI

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上傳產(chǎn)品規(guī)格書

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bq4010/Y/LY
www.ti.com
SLUS116A 鈥?MAY 1999 鈥?REVISED APRIL 2007
t
WC
Address
t
AW
t
AS
CE
t
CW
t
WR2
t
WP
WE
t
DW
D
IN
t
WZ
D
OUT
Data Undefined (1)
High鈭抁
Data鈭抜n Valid
t
DH2
(1)
(2)
(3)
(4)
(5)
CE or WE must be high during address transition.
Because I/O may be active (OE low) during this period, data input signals of opposite polarity to the outputs must not
be applied.
If OE is high, the I/O pins remain in a state of high impedance.
Either t
WR1
or t
WR2
must be met.
Either t
DH1
or t
DH2
must be met.
Figure 9. Write Cycle No. 2 (CE-Controlled)
(1)(2)(3)(4)(5)
12
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