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T48C862-R8 Datasheet

  • T48C862-R8

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Figure 25.
32-kHz Crystal Oscillator
OSC1
Oscin
*
XTAL
32 kHz
C1
*
C2
Configurable
32Out
32-kHz
oscillator
Oscout
OSC2
*
32Out
Clock Management
The clock management register controls the system clock divider and synchronization
stage. Writing to this register triggers the synchronization cycle.
Clock Management Register
(CM)
Bit 3
CM:
NSTOP
Bit 2
CCS
Bit 1
CSS1
Auxiliary register address: "3"hex
Bit 0
CSS0
Reset value: 1111b
NSTOP
Not STOP
peripheral clock
NSTOP = 0, stops the peripheral clock while the core is in SLEEP mode
NSTOP = 1, enables the peripheral clock while the core is in SLEEP mode
Core Clock Select
CCS = 1, the internal RC-oscillator 1 generates SYSCL
CCS = 0, the 4-MHz crystal oscillator, the 32-kHz crystal oscillator, an external
clock source or the internal RC-oscillator 2 with the external resistor at OSC1
generates SYSCL dependent on the setting of OS0 and OS1 in the system
configuration register
Core Speed Select 1
Core Speed Select 0
CCS
CSS1
CSS0
CSS1
0
1
1
0
CSS0
0
1
0
1
Divider
16
8
4
2
Note
Reset value
28
T48C862-R8
4590B鈥?BMCU鈥?2/03

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