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C515C Datasheet

  • C515C

  • 8-Bit CMOS Microcontroller

  • Infineon   Infineon

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C515C
t
SCLK
t
SCL
SCLK
t
SCH
t
D
STO
MSB
t
HD
~
~
LSB
t
S
SRI
t
HI
MSB
~
~
~
~
~
~
LSB
~
~
t
DTC
TC
~
~
MCT02417
Notes : Shown is the data/clock relationship for CPOL=CPHA=1. The timing diagram is valid
for the other cases accordingly.
In the case of slave mode and CPHA=0, the output delay for the MSB applies to the
falling edge of SLS (if transmitter is enabled).
In the case of master mode and CPHA=0, the MSB becomes valid after the data has
been written into the shift register, i.e. at least one half SCLK clock cycle before the
first clock transition.
Figure 30
SSC Timing
Semiconductor Group
65
1997-07-01

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SAB-C515C-8RM,SAB-C515C-LM,SAF-C515C-8RM,SAF-C515C-LM

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