隨著CMOS LSI系統(tǒng)工作在更高的時(shí)鐘頻率和更低的電源電壓下，電源完整性成為保持?jǐn)?shù)字電子系統(tǒng)更穩(wěn)定的關(guān)鍵問(wèn)題。因?yàn)殡娫丛氩粌H引起電磁輻射還會(huì)降低Core電路的邏輯穩(wěn)定性。因此，為了保證從芯片端看過(guò)去的電源網(wǎng)絡(luò)的總阻抗（PDN）滿足一定的要求，芯片封裝協(xié)同設(shè)計(jì)變得越來(lái)越重要：主要是PDN中由于芯片與封裝的相互作用而產(chǎn)生的并聯(lián)共振峰，引起了不必要的電源波動(dòng)，導(dǎo)致了信號(hào)完整性的問(wèn)題和電磁干擾。

由芯片PDN、封裝PDN和板級(jí)PDN組成的PDN總阻抗成為能夠從頻域更清晰地了解噪聲現(xiàn)象和適當(dāng)優(yōu)化PDN特性的重要途徑。此外，這種反諧振峰通常難以用常規(guī)方法直接觀察到。因此，期望片上噪聲監(jiān)測(cè)電路在測(cè)量電源波動(dòng)方面發(fā)揮重要作用。

• 實(shí)驗(yàn)過(guò)程

這里我們假設(shè)了三種具有不同片上PDN的測(cè)試芯片。然后，研究Core電路PDN阻抗對(duì)電源噪聲的影響，通過(guò)建立臨界阻尼PDN得到無(wú)諧振PDN。圖1為芯片、封裝和電路板組成的簡(jiǎn)化PDN模型。

圖1 芯片、封裝和電路板組成的簡(jiǎn)化總PDN模型

在這個(gè)模型中，開(kāi)關(guān)電流流過(guò)片上電容（Cdie）、片上電阻（Rdie）、板級(jí)阻抗（Zpcb）和封裝電感（Lpkg）。由于帶有多個(gè)去耦電容的電路板的阻抗（Zpcb）通常小于封裝電感（Lpkg），因此阻抗諧振峰出現(xiàn)在封裝電感和片上電容的交叉點(diǎn)附近，如圖2所示。

圖2 芯片與封裝內(nèi)PDN共振引起的共振峰

PDN電路中開(kāi)關(guān)電流i(t)的行為可以用微分方程來(lái)描述：

固有諧振頻率和阻尼系數(shù)可以用下面的公式定義

普通串聯(lián)RLC電路有三個(gè)典型的行為區(qū)域：振蕩區(qū)、臨界阻尼區(qū)和過(guò)阻尼區(qū)。然而，并聯(lián)RLC電路的性能與串聯(lián)RLC電路不同。

圖3 PDN模型與附加的RC電路

圖4顯示了Cdie和封裝電感Lpkg的各種組合的歸一化阻尼系數(shù)。垂直軸由片上電阻Rdie歸一化。這里，Cdie被假設(shè)為10,100,500和1000pf。封裝電感2Lpkg被假設(shè)變化為0.5,1,5,10和50nh。有效的封裝電感可以通過(guò)在封裝中添加多個(gè)電源/接地引線來(lái)改變。

圖4片上電容Cdie和封裝電感Lpkg不同組合的阻尼系數(shù)

設(shè)計(jì)的三個(gè)片上PDN性能不同的測(cè)試芯片如圖5所示。測(cè)試芯片的尺寸為2.5 × 2.5 mm。每個(gè)測(cè)試芯片都設(shè)計(jì)有噪聲產(chǎn)生電路和片上噪聲監(jiān)測(cè)電路。

圖5 帶噪聲產(chǎn)生器的芯片基本布局

圖6為噪聲產(chǎn)生電路，該電路通過(guò)改變CMOS逆變級(jí)數(shù)來(lái)調(diào)整電流的驅(qū)動(dòng)能力。

圖6 CMOS通射噪聲產(chǎn)生電路

圖7為片上PDN的詳細(xì)等效電路模型。由Rdie和Cdie組成的簡(jiǎn)化PDN模型可以進(jìn)一步細(xì)化為詳細(xì)模型：固有電容（Citr）由MOS晶體管的井孔電容和芯片電源/地線線之間的互容組成，固有電阻（Ritr）由電源/地線線的走線電阻組成。Ritr取決于片上PDN的物理布局。額外添加的Cadd和Radd，假設(shè)是用MIM（金屬-絕緣體-絕緣體）電容和薄膜工藝產(chǎn)生的。這些添加的Cadd和Radd彼此串連，并且并聯(lián)連接到固有PDN。

圖7 片上PDN詳細(xì)模型

假設(shè)三個(gè)測(cè)試芯片在不同片上PDN特性下具有相同的噪聲產(chǎn)生電路，如圖8所示。芯片尺寸假定為2.5 mm × 2.5 mm。然后，Ritr設(shè)為2.0歐姆，Citr設(shè)為200pf。芯片A的PDN設(shè)計(jì)為僅具有測(cè)試芯片的固有PDN，沒(méi)有任何額外增加的去耦電容和電阻。對(duì)于芯片B，我們假設(shè)580pF的片上去耦電容（Cadd）被有意地與芯片的固有PDN并聯(lián)。對(duì)于芯片C，有意增加片上電容（Cadd）和片上電阻（Radd），以建立針對(duì)芯片諧振峰值的臨界阻尼條件。Cadd的值與芯片B相同，假設(shè)Radd為1歐姆。

圖8 假設(shè)三個(gè)不同PDN的測(cè)試芯片設(shè)計(jì)

將電路板、封裝和芯片的PDN模型連接在一起，建立總PDN模型：

圖9 模擬電源噪聲和PDN的模型

圖10為采用512級(jí)CMOS逆變器的電流噪聲產(chǎn)生電路在10 MHz頻率下開(kāi)關(guān)時(shí)仿真的電源噪聲。

圖10 三種芯片的電源噪聲仿真

圖11為三種測(cè)試芯片的峰間噪聲級(jí)及沉降時(shí)間對(duì)比數(shù)據(jù)。在這里，穩(wěn)定時(shí)間被定義為噪聲波動(dòng)在電源電壓的5%以?xún)?nèi)的周期。

圖11 三種芯片的峰間噪聲及沉降時(shí)間對(duì)比

在交流分析中，采用與圖9相同的電路仿真PDN總阻抗，如圖12所示，三個(gè)芯片中芯片A的反諧振峰，Q值。芯片B的峰值電平相比于芯片A的峰值電平被抑制，芯片C的峰值電平是三個(gè)芯片中的。

圖12 帶共振峰的PDN總阻抗仿真結(jié)果

從PDN總阻抗來(lái)看，已經(jīng)證明抑制和優(yōu)化PDN峰值對(duì)降低電源噪聲是有效的。