高速 DAC 有兩種類型：內插式和非內插式（直接）。 信號鏈基礎知識 #55（參考資料 2 ）中描述的插值 DAC通常包含數(shù)字信號處理功能，例如插值、數(shù)字正交調制和內部鎖相環(huán) (PLL)。直接 DAC 只是將數(shù)字值轉換為模擬輸出。
　　圖 1 顯示了無線電應用中的 DAC 信號鏈。 DAC 產(chǎn)生的雜散信號有多種潛在來源，每種來源都有不同的特征：
　　1) 數(shù)字接口
　　2) 輸入時鐘
　　3） 鎖相環(huán)
　　4) 電源
　　5） 數(shù)字飽和
　　6) 輸出端接不當

　

　　圖 1 ：典型的高速 DAC 信號鏈。
　　DAC 的特點是具有連續(xù)波 (CW) 或調制信號輸出（通常是 3G 或 4G 通信信號，如 WCDMA 或 LTE）。數(shù)據(jù)表包含表中列出的交流規(guī)格以及輸出頻譜圖。與頻譜圖進行比較可以為調試系統(tǒng)問題提供多的信息，因為每種問題類型都有不同的頻率特性。
　　要調試高速 DAC，首先要驗證無錯誤的數(shù)據(jù)輸入。輸入接口問題很常見，會導致誤碼，從而產(chǎn)生寬帶噪聲。在直接 DAC 中，這會導致 sin(x)/x 頻率響應后本底噪聲升高（圖 2）。在插值 DAC 中，噪聲頻譜由內部數(shù)字插值濾波器整形。這給出了與濾波器頻率響應相匹配的獨特輸出頻譜（圖 3）。

　　

　　圖 2 ：具有接口錯誤的直接 DAC 的輸出頻譜。

　　圖 3 ：具有接口誤差的內插 DAC 的輸出頻譜。
　　TI 的 DAC34SH84（四通道、16 位、1.5 GSPS）等 DAC 包含多種可簡化設計、驗證和監(jiān)控輸入接口的功能。 DAC 包括時鐘和數(shù)據(jù)之間的可編程偏移，增量約為 50 ps，以降低輸入時序要求。為了進行驗證，可以使用來自數(shù)字源的測試模式來識別特定的錯誤位。，該接口包括一個奇偶校驗位，用于在操作期間連續(xù)監(jiān)控接口。
　　時鐘雜散是另一個常見的問題根源。由于 DAC 采樣過程的作用類似于混頻器，因此時鐘輸入上的毛刺會導致 DAC 輸出上的毛刺。由于時鐘雜散而導致 DAC 輸出端雜散信號的頻率隨輸入頻率變化 1:1。
　　通過生成音調、記錄雜散頻率、將音調移動少量（例如 100 kHz），然后測量頻移，容易看出這一點。開關穩(wěn)壓器可能會導致時鐘雜散與音調偏移幾百 kHz。
　　另一個常見的時鐘問題是內部 PLL 設置不當，導致 PLL 未鎖定或相位噪聲升高。
　　非線性失真會產(chǎn)生輸出信號諧波。由于 DAC 的采樣特性，在高于個奈奎斯特區(qū)域 (0 – f SAMPLE /2) 的頻率處生成的諧波會折回 DAC 輸出處的奈奎斯特區(qū)域。雖然雜散頻率可以輕松計算，但您可以通過觀察輸出和輸入頻率之間的變化來識別諧波。輸出頻率的諧波變化如下：
　　f輸出 = ±N × ??f輸入
　　其中，Δf IN 是輸入頻率的變化，N 是諧波次數(shù)，Δf OUT 是輸出頻率的變化。
　　非線性失真的兩個常見原因是數(shù)字飽和和不正確的輸出端接。內插 DAC 通常具有具有潛在增益的信號處理模塊，從而導致信號削波。削波會產(chǎn)生大量諧波（圖 4）。

　

　　圖 4 ：具有數(shù)字飽和的 DAC 輸出頻譜。
　　在高速 DAC 中，輸出電流由終端負載轉換為電壓。數(shù)據(jù)表包含輸出合規(guī)電壓的規(guī)范，這是 DAC 輸出引腳可接受的電壓范圍。如果輸出負載阻抗太高，則可能會超出合規(guī)電壓規(guī)格，從而增加失真。請注意，如果例如它包括模擬濾波器并且臨界阻抗處于預期工作頻率，則阻抗可能與頻率相關。