所有當(dāng)今的通信設(shè)備都需要為發(fā)射器配備且相位噪聲低的頻率源。超外差電路中的本地振蕩器的接收器也需要的頻率源。如果通信設(shè)備是手機(jī)、平板電腦或類似的電池供電設(shè)備，則該頻率源的功率必須非常低。您可以使用晶體作為頻率源。它會(huì)穩(wěn)定且干凈。
　　但是，這些設(shè)備通常需要額外的頻率源用于數(shù)字和數(shù)據(jù)傳輸部分。這包括但不限于 MCU、DSP、FPGA 和 ASIC。很快，您將使用大量晶體和大量 PC 板空間。任何可以將這些時(shí)鐘連接在一起的方法都應(yīng)該有所幫助。這意味著同步它們或使用公共主時(shí)鐘來合成其他頻率。對(duì)于頻率合成，我們需要一個(gè) PLL（鎖相環(huán)）或更好的 DLL（數(shù)字鎖定環(huán)）。
　　近在 IEEE ISSCC 會(huì)議上發(fā)表的一篇論文[1] 討論了一種用于乘法 DLL (MDLL) 的新型 IC 設(shè)計(jì)。MDLL 是頻率合成器的。該設(shè)備可在 0.45V 的電源電壓下工作，功耗為 423nW。顯然，設(shè)計(jì)人員在設(shè)計(jì)這款 IC 時(shí)考慮到了手持設(shè)備。
　　使用 MDLL 時(shí)，您仍然需要其他（大多數(shù)）與主時(shí)鐘（晶體振蕩器）同步的自由運(yùn)行振蕩器。這些振蕩器需要低功耗，并且應(yīng)盡可能少地占用 PC 板空間。同樣，該 IC 的設(shè)計(jì)人員找到了一種巧妙的方法來實(shí)現(xiàn)這一點(diǎn)。

　　他們從概念上以 RC 網(wǎng)絡(luò)開始，注意到對(duì)于任意低頻，要么需要較大的 R 和較小的 C，要么反之亦然。使用較大的 R 版本，功耗會(huì)更小，因此設(shè)計(jì)師從那里開始。設(shè)計(jì)師沒有嘗試在硅中制造非常大值的電阻器，而是考慮到可控性的需求，采取了不同的方法。他們用 P 溝道 FET 代替電阻器作為電流源。他們利用 FET 的漏電特性，漏極接地或處于 (+) 電源電位（可切換）。

　　當(dāng) P-FET 的漏極連接到 +V 時(shí)，iLKG 為高電平；當(dāng)漏極接地時(shí)，iLKG 為低電平。（參見參考文獻(xiàn) 1）
　　當(dāng) P-FET 的漏極連接到 +V 時(shí)，i LKG 為高電平；當(dāng)漏極接地時(shí)，i LKG 為低電平。
　　這是數(shù)控振蕩器的。他們使用多個(gè) FET 電容網(wǎng)絡(luò)來創(chuàng)建 MDLL。參考頻率取自 32kHz 晶體振蕩器。

　　測(cè)量的相位噪聲看起來相當(dāng)不錯(cuò)。以下是 N=100（即 f OUT = 3.2MHz）的經(jīng)驗(yàn)測(cè)試結(jié)果：

　

　　正是在這些條件下，設(shè)計(jì)人員測(cè)量的功耗為 423nW。相位噪聲表明 32kHz 以下的帶內(nèi)噪聲被抑制。1MHz 偏移處的帶外噪聲為 -95dBc/Hz。