在設(shè)計(jì) 5G 應(yīng)用的電源系統(tǒng)時(shí)，設(shè)計(jì)人員必須考慮此類應(yīng)用固有的各種頻率，從穩(wěn)壓器的中頻到 FPGA 內(nèi)核的高時(shí)鐘頻率。這種端到端的全雙工設(shè)計(jì)對(duì)于優(yōu)化電源、電源轉(zhuǎn)換和配電過(guò)程的性能至關(guān)重要。
　　本文重點(diǎn)討論如何實(shí)現(xiàn)高效的供電網(wǎng)絡(luò)（PDN）設(shè)計(jì)。PDN 由連接到電壓和接地軌的所有組件組成，包括電源和接地平面布局、無(wú)源組件、IC 以及連接或耦合到主電源軌的任何其他銅組件。在設(shè)計(jì)過(guò)程中必須考慮 PDN 中組件的寄生行為，因?yàn)檫@會(huì)影響整體系統(tǒng)行為。
　　旁路和去耦電容器是 PDN 中的重要組件。因此，PDN 設(shè)計(jì)中的電容器選擇和放置需要特別考慮，因?yàn)殡娙莶蛔憧赡軙?huì)導(dǎo)致系統(tǒng)不穩(wěn)定和性能問(wèn)題。

　

　　去耦和旁路電容器的重要性
　　旁路電容器用于穩(wěn)壓器模塊 (VRM)，通過(guò)過(guò)濾輸入紋波電流為轉(zhuǎn)換器提供低阻抗電壓源。它們還可以補(bǔ)償因電源與 IC 接地連接耦合而產(chǎn)生的開(kāi)關(guān)噪聲所產(chǎn)生的潛在接地反彈電壓。
　　在降壓穩(wěn)壓器的輸出端，去耦電容器的主要目的是通過(guò)降低輸出電壓紋波 (ΔV OUT )來(lái)保證輸出電壓 (V OUT ) 保持恒定。因此，選擇電容以將 ΔV OUT限制為由負(fù)載輸入規(guī)范設(shè)置的幅度，同時(shí)還考慮與轉(zhuǎn)換器負(fù)載突然變化引起的電壓變化相關(guān)的限制。
　　旁路電容的放置策略_

　　旁路電容器是確保降壓轉(zhuǎn)換器可靠運(yùn)行的重要元件。放置 IC 后，旁路電容器是布局中放置的個(gè)元件，必須在 IC 放置后立即進(jìn)行布線。由于不正確的布線和轉(zhuǎn)換器的開(kāi)關(guān)而產(chǎn)生的額外寄生電感可能會(huì)產(chǎn)生過(guò)大的電壓尖峰，并可能導(dǎo)致 IC 故障。

　　圖 1顯示了負(fù)載點(diǎn) (PoL) 轉(zhuǎn)換器的旁路電容器（CI21 和 CI26）的布局。
　　圖 1顯示了負(fù)載點(diǎn)轉(zhuǎn)換器的旁路電容器布局。資料Monolithic Power Systems
　　旁路電容環(huán)路中產(chǎn)生的寄生電感可分為兩部分：電容的寄生電感和電感與IC之間的電流路徑布局產(chǎn)生的電感。由于 PCB 布局幾何形狀產(chǎn)生的電感相對(duì)于總電感比固有電容器電感更重要，因此這是設(shè)計(jì)工作應(yīng)重點(diǎn)關(guān)注的地方。
　　為了限度地減少環(huán)路電感，旁路電容器應(yīng)盡可能靠近 IC 放置。還應(yīng)使用過(guò)孔將電容器的焊盤直接連接到電源 (PWR) 和接地 (GND) 網(wǎng)絡(luò)，并盡可能靠近 IC 引腳，從而限度地減少電流路徑。
　　選擇去耦電容器
　　所需的去耦電容器類型和數(shù)量取決于電容器在頻域中的行為。去耦電容器旨在限度地減少轉(zhuǎn)換器開(kāi)關(guān)操作產(chǎn)生的 VRM ΔV OUT，并以高頻向 FPGA/ASIC 提供瞬時(shí)電流，直到電源做出響應(yīng)。因此，必須考慮整個(gè)工作頻譜。

　　基本電容器模型包括三個(gè)關(guān)鍵要素：電容（C）、等效串聯(lián)電阻（ESR）和等效串聯(lián)電感（ESL），如圖2所示。

　　圖 2這就是電容器等效電路模型的樣子。資料Monolithic Power Systems
　　ESR 是由元件中導(dǎo)電元件的阻抗引起的，決定了諧振頻率下的阻抗。ESL 由流過(guò)電容器的電流效應(yīng)產(chǎn)生，并決定諧振頻率。諧振頻率是電容器阻抗曲線中的點(diǎn)，在該點(diǎn)該元件開(kāi)始表現(xiàn)得像電感器，阻抗與頻率成正比增加。
　　在低頻（高達(dá) 50 kHz）時(shí)，降壓轉(zhuǎn)換器具有低阻抗。然而，降壓轉(zhuǎn)換器在高頻下的阻抗主要是感性的。添加到 PCB 的每個(gè)電容器都會(huì)降低給定頻率下的 PDN 阻抗，這意味著準(zhǔn)確的放置和選擇可以實(shí)現(xiàn)設(shè)定的目標(biāo)阻抗分布。因此，通過(guò)從感測(cè)點(diǎn)進(jìn)行測(cè)量，可以在給定頻率下滿足目標(biāo)阻抗。
　　目標(biāo)阻抗 (Z TARGET ) 可使用公式 1 計(jì)算：
　　Z目標(biāo)= ΔV噪聲/I TRANSIENT_MAX                                  (1)
　　其中 ΔV NOISE是允許紋波電壓，I TRANSIENT_MAX是轉(zhuǎn)換器必須提供的負(fù)載階躍。還可以計(jì)算所需的輸入和輸出電容。

　　為了將阻抗維持在目標(biāo)水平以下，有必要限制設(shè)計(jì)并降低寄生電感。大容量電容器可降低高達(dá) 10 MHz 的頻率范圍內(nèi)的阻抗，而 MLCC 電容器可降低中高頻范圍內(nèi)的阻抗。

　　圖 3顯示了散裝電容器和 MLCC 電容器的阻抗頻率特性。

　　去耦電容器的放置策略
　　一旦計(jì)算并分析了電容，PCB 中去耦電容器的放置就非常重要。布局幾何形狀、過(guò)孔布局和距離主要影響電源層環(huán)路電感，從而影響 PDN 響應(yīng)。圖 4顯示了由轉(zhuǎn)換器、去耦電容器和負(fù)載創(chuàng)建的電流環(huán)路。由于這些循環(huán)是結(jié)構(gòu)固有的且不可避免，因此盡可能減少這些循環(huán)至關(guān)重要。

　　圖 4電流環(huán)路由轉(zhuǎn)換器、去耦電容器和負(fù)載創(chuàng)建。資料Monolithic Power Systems
　　環(huán)路 1 是水平環(huán)路分量，由轉(zhuǎn)換器和去耦電容器之間的距離決定。環(huán)路 2 是垂直環(huán)路組件，由將電容器連接到電源層的過(guò)孔高度決定。電源層通常放置在 PCB 的內(nèi)層。
　　該測(cè)試板使用兩個(gè)雙相運(yùn)行的 PoL 轉(zhuǎn)換器，V OUT為 0.9 V，輸出電流 (I OUT_MAX ) 為 50 A，這是 ASIC/FPGA 電源軌的通用值?？梢允褂脺y(cè)試板對(duì)不同場(chǎng)景進(jìn)行模擬，以確定電容器的放置位置。
　　為了評(píng)估電容器布局，需要在 ASIC/FPGA 中心的板級(jí)傳感點(diǎn)測(cè)量阻抗。根據(jù)公式 1 的分析，可以使用 8 x 22 F MLCC 電容器和 2 x 220 ?F 大容量電容器來(lái)實(shí)現(xiàn) VRM 阻抗曲線。為了保持穩(wěn)壓器的穩(wěn)定性，大容量電容器緊接在輸出電感器之后放置。測(cè)試板考慮了 1a 和 1b 中 22 ?F MLCC 電容器的不同放置（見(jiàn)圖5）。

　　圖 5測(cè)試板說(shuō)明了去耦電容器的放置。資料Monolithic Power Systems
　　在情況 1a 中，MLCC 電容器緊鄰 ASIC/FPGA 放置，從而減小了環(huán)路 1 的尺寸。在情況 1b 中，MLCC 電容器放置在大容量電容器旁邊，導(dǎo)致 MLCC 電容器與大容量電容器之間的距離增加了一倍。與 1a 相比的傳感點(diǎn)。

　　圖 6顯示了將大容量電容器靠近降壓轉(zhuǎn)換器放置的仿真結(jié)果，這會(huì)導(dǎo)致低頻范圍內(nèi)的阻抗降低（綠色跡線）。將 MLCC 電容器放置在靠近負(fù)載（紅色跡線）的位置可降低高頻范圍內(nèi)的阻抗，從而使電容器能夠更有效地提供 FPGA/ASIC 負(fù)載所需的瞬時(shí)電流階躍。
　　圖 6顯示了環(huán)路 1 尺寸變化的測(cè)試結(jié)果。資料Monolithic Power Systems
　　傳統(tǒng)設(shè)計(jì)指南建議將去耦電容器放置在 IC 下方 PCB 的底部，以減少電路板空間，從而提高功率密度。然而，將電容器放置在板的底部需要更長(zhǎng)的過(guò)孔才能到達(dá) ASIC/FPGA 所在的另一側(cè)。這會(huì)增加垂直路徑的大小，如圖 4 中的循環(huán) 2 所示。
　　通過(guò)將通孔高度加倍來(lái)進(jìn)行額外的測(cè)試，以分析增加環(huán)路 2 尺寸的影響。圖 7顯示了環(huán)路 2 尺寸變化的測(cè)試結(jié)果，其中觀察到類似的趨勢(shì)，導(dǎo)致通孔高度增加中高頻范圍內(nèi)的阻抗增加。

　　圖 7顯示了 Loop 2 尺寸變化的測(cè)試結(jié)果。資料Monolithic Power Systems
　　化去耦電容器中的環(huán)路電感與電容器數(shù)量同樣重要。有兩種方法可以降低環(huán)路電感。種方法是減小 IC 和電容器之間的水平距離。第二種方法是通過(guò)將電源層和接地層放置在上層來(lái)降低過(guò)孔高度。
　　將多個(gè)組件放置在較小的區(qū)域中以減少電路板空間通常會(huì)導(dǎo)致電容器共享過(guò)孔。當(dāng)電容器共享通孔時(shí)，如果不考慮通孔定位和數(shù)量，則適當(dāng)電容器選擇和定位帶來(lái)的總體改進(jìn)可能會(huì)顯著降低，甚至可以忽略不計(jì)。因此，過(guò)孔布局設(shè)計(jì)也是降低環(huán)路阻抗的關(guān)鍵。
　　為了分析通孔定位和數(shù)量的影響，使用兩個(gè)一般設(shè)計(jì)建議的電路板通孔放置進(jìn)行了第二次測(cè)試。在種設(shè)置中，每個(gè)電容器都有自己的一組通向電源層和接地層的過(guò)孔。

　　在第二種設(shè)置中，所有電容器共享位于平面一側(cè)的一組過(guò)孔（見(jiàn)圖9）。

　　圖 9所有電容器共享位于平面一側(cè)的一組過(guò)孔。資料Monolithic Power Systems
　　圖 10顯示了通孔布局變化的測(cè)試結(jié)果。將過(guò)孔放置在遠(yuǎn)離電容器的位置會(huì)增加環(huán)路 1 的尺寸，從而增加環(huán)路電感。因此，通孔共享增加了高頻阻抗。

　　圖 10顯示了通孔布局變化的測(cè)試結(jié)果。資料Monolithic Power Systems
　　根據(jù)后續(xù)測(cè)試，建議在 0805 和 0603 封裝中，大容量電容器至少使用 4 個(gè)電源過(guò)孔和 4 個(gè)接地過(guò)孔，MLCC 電容器至少使用 2 個(gè)電源過(guò)孔和 2 個(gè)接地過(guò)孔。過(guò)孔應(yīng)盡可能靠近電容器放置。