通道中的每個(gè)組件都應(yīng)該被密切關(guān)注，以確保維持信號(hào)的完整性。
    您是某個(gè)OEM系統(tǒng)公司的片上系統(tǒng)（SoC）或系統(tǒng)設(shè)計(jì)師嗎？你的繪圖板上是否有GDDR6呢？
    很多系統(tǒng)公司都在參與實(shí)施下一代GDDR6 的設(shè)計(jì)討論。與之前的DDR系列不同，這一系列產(chǎn)品還存在許多設(shè)計(jì)挑戰(zhàn)，它要求SoC和系統(tǒng)設(shè)計(jì)人員仔細(xì)評(píng)估整個(gè)GDDR6器接口以實(shí)現(xiàn)成功的設(shè)計(jì)。
    內(nèi)存接口
    高速、高信號(hào)計(jì)數(shù)的并行存儲(chǔ)器接口是GDDR6存儲(chǔ)器接口的描述，在需要高內(nèi)存帶寬和低延遲的應(yīng)用程序中，使用單端信令與D內(nèi)存通信。這里包含的應(yīng)用程序包括汽車ADAS、/、數(shù)據(jù)中心和/。
    如圖1所示，其存儲(chǔ)器接口通道是指從控制器PHY到DRAM接收器的數(shù)據(jù)路徑。它由控制器封裝、和接收器封裝組成。與通道相關(guān)的許多設(shè)計(jì)因素都會(huì)顯著影響信號(hào)完整性。本文將討論一些關(guān)鍵的設(shè)計(jì)注意事項(xiàng)。
    控制器BGA封裝采用倒裝芯片球柵陣列（FC-BGA）封裝，因其具有高引腳密度和優(yōu)越的供電網(wǎng)絡(luò)寄生效應(yīng)。高引腳密度的實(shí)現(xiàn)源于引腳以低至0.4mm的間距排布在區(qū)域陣列中。
    正是由于可提供大量封裝引腳，使得電源和接地路徑可以并聯(lián)到，從而降低穿過(guò)封裝時(shí)的這些電路的。低電感路徑會(huì)顯著改善供電網(wǎng)絡(luò)（PDN）的寄生效應(yīng)。
    FC-BGA封裝是一種多層結(jié)構(gòu)，其中包括了厚樹脂芯、銅箔和介電層，如圖2所示。介電層在封裝中也稱為積層，它被夾在銅箔之間。信號(hào)跡線和電源平面蝕刻在銅層上。
    在中具有兩個(gè)導(dǎo)體層并且在積層中有四個(gè)導(dǎo)體層的FC-BGA封裝被稱為4-2-4封裝。倒裝芯片通過(guò)焊球或銅柱貼裝到BGA上。
    GDDR6存儲(chǔ)器子系統(tǒng)采用單端信號(hào)以16至20千兆位/秒（Gbps）的高數(shù)據(jù)速率傳輸數(shù)據(jù)。 高數(shù)據(jù)速率下的信號(hào)完整性受導(dǎo)體和電介質(zhì)的材料特性影響。FC-BGA中的介電材料，繼而PCB中的介電材料，會(huì)吸收來(lái)自信號(hào)傳輸線的磁能導(dǎo)致接收器處的信號(hào)強(qiáng)度降低。
    信號(hào)損耗
    信號(hào)損耗以分貝為單位進(jìn)行，被稱為插入損耗。它可以簡(jiǎn)單地定義為接收器信號(hào)強(qiáng)度與發(fā)射器信號(hào)強(qiáng)度之比。在設(shè)計(jì)GDDR6 FC-BGA時(shí)，需要通過(guò)減小通道長(zhǎng)度和/或使用低損耗介電材料來(lái)化插入損耗。
    在控制器封裝中，可以通過(guò)更小尺寸的封裝來(lái)實(shí)現(xiàn)更短的通道長(zhǎng)度。在PCB中，將DRAM封裝盡可能靠近控制器封裝可以實(shí)現(xiàn)降低通道長(zhǎng)度。由于大多數(shù)汽車和消費(fèi)類PCB系統(tǒng)的限制，通?？梢詫CB通道限制在30mm和60mm之間。
    低損耗介電材料可用于封裝和PCB。對(duì)于封裝，可以使用Ajinomoto積層膜（ABF）薄膜電介質(zhì)，其介電損耗低至0.0044。對(duì)于PCB，可以使用Megtron6，介電損耗低至0.002。使用低損耗材料是減少通道插入損耗的有效方法。
    圖3：通過(guò)采用低損耗介電材料和降低通道長(zhǎng)度來(lái)改善插入損耗（Rambus）
    圖3顯示了采用諸如像Megtron6這樣的低損耗介電材料相對(duì)于采用標(biāo)準(zhǔn)FR-4介電材料的優(yōu)勢(shì)。若PCB上采用60mm通道，使用低損耗材料可將插入損耗降低50%以上，通道長(zhǎng)度也可以從60mm減小到44mm，繼而將插入損耗改善10%。
    趨膚效應(yīng)
    高速信號(hào)傾向于在導(dǎo)體表面?zhèn)鞑?，這種現(xiàn)象也稱為趨膚效應(yīng)。在FC-BGA封裝中，導(dǎo)體和電介質(zhì)之間的界面通常不是非常光滑，表面粗糙將導(dǎo)致更高數(shù)據(jù)速率傳輸時(shí)的信號(hào)插入損耗增大。
    表面粗糙度用公制Ra來(lái)量化，公制Ra表示表面輪廓的算術(shù)平均值。的封裝襯底工藝可以制造Ra低至250nm的襯底。
    當(dāng)信號(hào)從發(fā)射器傳送到接收器時(shí)，沿信號(hào)路徑的阻抗產(chǎn)生任何差異都會(huì)導(dǎo)致信號(hào)反射（回波損耗）并影響接收器信號(hào)眼圖的質(zhì)量。GDDR6通道中的典型信號(hào)路徑中涵蓋了許多組件，包括C4凸塊、微通孔、鍍通孔、BGA球以及控制器封裝、DRAM封裝和PCB中的信號(hào)走線。
    由于制造工藝的限制，例如通孔的鉆孔尺寸和BGA球尺寸，使得由于通孔、C4凸塊和BGA球引起的阻抗不連續(xù)性難以控制。通常情況下可以將信號(hào)走線阻抗與接收器和驅(qū)動(dòng)器阻抗相匹配，將回波損耗降至以改善插入損耗。
    PCB采用鍍通孔設(shè)計(jì)還可能由于過(guò)孔引線的存在而導(dǎo)致信號(hào)插入損耗顯著退化，此時(shí)可能需要通過(guò)背鉆的方式移除多余的引線或在PCB中使用盲孔或埋孔。
    串?dāng)_
    GDDR6 PHY是一種數(shù)據(jù)并行接口，其中許多信號(hào)以高速率同時(shí)發(fā)送和接收數(shù)據(jù)。其中一些信號(hào)會(huì)到封裝中的相鄰信號(hào)并且干擾相鄰的接收器信號(hào)。這種現(xiàn)象稱為串?dāng)_。
    在封裝襯底中，當(dāng)信號(hào)跡線在同一層上彼此非?？拷蛘弋?dāng)通過(guò)內(nèi)核的信號(hào)通孔彼此非常靠近時(shí)會(huì)產(chǎn)生串?dāng)_。因此，增大“攻擊者”和“受害者”信號(hào)之間的間距是顯而易見的解決方案。
    但是，如果沒(méi)有充分規(guī)劃信號(hào)、ASIC管芯凸點(diǎn)、BGA引腳和襯底中的通孔的布局，加大間距也可能并不有效。為了化通孔串?dāng)_，可能需要重新布置BGA引腳，以便在多個(gè)干擾源信號(hào)和被干擾信號(hào)之間布置接地或電源引腳（返回路徑）。
    由于通孔彼此太靠近，細(xì)間距BGA封裝可能會(huì)產(chǎn)生額外的串?dāng)_。此時(shí)就需要規(guī)劃封裝襯底上的跡線布線以管理布線密度，而且可能還需要額外的布線層。
    在PCB上，BGA引腳下的導(dǎo)通孔會(huì)顯著增加串?dāng)_。重新排列BGA引腳以增加適當(dāng)?shù)母綦x和返回路徑將有助于減少串?dāng)_。對(duì)導(dǎo)通孔進(jìn)行背鉆也可以減少BGA封裝下方通孔的信號(hào)耦合。此外，使用盲孔和埋孔也是減少串?dāng)_的方法。
    結(jié)論
    本文探討了幾個(gè)設(shè)計(jì)考量和方法用以緩解GDDR6 DRAM實(shí)施所帶來(lái)的挑戰(zhàn)。特別指出了在整個(gè)接口通道保持信號(hào)完整性的重要性。必須特別重視GDDR6存儲(chǔ)器接口設(shè)計(jì)的每個(gè)階段，才能夠成功解決信號(hào)完整性問(wèn)題。