設計人員面臨的問題是，使用 LVDS 連接 1.6 GSPS 的 12 位數(shù)據(jù)需要一個 800 MHz 雙倍數(shù)據(jù)速率 (DDR) 接口和 12 條 LVDS 數(shù)據(jù)線——這在很大程度上被認為是使用 LVDS 可靠地關閉時序的實際上限FPGA 的接口。在大多數(shù)情況下，需要在模數(shù)轉換器 (ADC) 和 FPGA 之間使用兩條 800-MSPS 總線 (400-MHz DDR) 的 2 解復用數(shù)據(jù)流來放寬時序要求。該方案以兩倍的通道和兩倍的電路板布線面積為代價。它還需要在電路板布線中緊密匹配所有差分對的布局，這導致電路板布局效率低下且臃腫。節(jié)省電路板空間對于太空有效載荷非常重要，因為每一盎司的發(fā)射成本都很高，而每平方毫米的電路板空間都非常寶貴。
    同時，數(shù)據(jù)轉換器速度現(xiàn)已超過 LVDS 接口速率的能力，商用數(shù)據(jù)轉換器行業(yè)已在很大程度上轉向聯(lián)合電子設備工程委員會JESD204B 串行接口標準。為了使空間有效載荷射頻 (RF) 收發(fā)器的帶寬提升到 LVDS 無法達到的水平，航天工業(yè)組件制造商將需要使用這種新的標準接口。
    什么是 JESD204B？
    JESD204B 使用 8 位/10 位編碼數(shù)據(jù)接口通過差分通道將數(shù)據(jù)芯片串行化。這使得寬帶通信設計人員正在尋求超越 LVDS 的下一個信號帶寬水平取得突破，因為書面 JESD204B 規(guī)范的上限是 12.5-Gbps 通道速率。設計人員可以使用此通道速率將多個轉換器聚合到一個通道中，或者可以采用多通道配置從一個數(shù)據(jù)轉換器傳輸大量數(shù)據(jù)到 FPGA 或從 FPGA 傳輸大量數(shù)據(jù)。
    由于 JESD204B 不需要鏈路對之間的匹配走線長度，因此設計人員可以優(yōu)化電路板布線以節(jié)省電路板空間并避免 LVDS 通常需要的額外布線，以便將短的直線走線與長的路徑相匹配。JESD204B 規(guī)范內(nèi)置了彈性緩沖以適應走線長度的變化。對于需要同步接收器的系統(tǒng)，JESD204B 允許使用分布式低頻 SYSREF 信號的簡單方法來實現(xiàn)多設備同步。
    完善 JESD204B 生態(tài)系統(tǒng)
    主要數(shù)據(jù)轉換器供應商現(xiàn)在提供許多使用 JESD204B 標準的目錄（非航天級）產(chǎn)品，目錄 FPGA 供應商已經(jīng)生產(chǎn)了跟上（并且在大多數(shù)情況下超過）當前數(shù)據(jù)速度能力所必需的 JESD204B 知識產(chǎn)權轉換器。不幸的是，航天級 FPGA 的 SerDes 輸入/輸出 (I/O) 速度受到限制，這減緩了航天應用中從 LVDS 到 JESD204B 的過渡，因為整體系統(tǒng)帶寬無法提高 LVDS 提供的帶寬。迄今為止，SerDes 的速度小于 5 Gbps，這在 Microchip RTG4 和 Xilinx Virtex-5QV 系列航天級 FPGA 中都有。
    如果業(yè)界曾嘗試在航天級組件中使用 LVDS 以超越 1.6 GSPS，則數(shù)據(jù)轉換器和 FPGA 之間將需要超過 100 對匹配長度的差分連接。但是現(xiàn)在，有了 JESD204B，德州儀器ADC12DJ3200QML-SP等設備的數(shù)據(jù)量ADC 已經(jīng)能夠僅使用八個差分連接就達到了 6.4 GSPS。該器件通過以每條 12.8 Gbps 的速度運行八個 JESD204B SerDes 通道，實現(xiàn)了 6.4 GSPS 的 12 位數(shù)據(jù)輸出?，F(xiàn)在可以想象繼續(xù)提高空間應用的數(shù)據(jù)轉換器采樣率，方法是擴展到更多差分連接、加速鏈路或兩者兼而有之。這將使信號帶寬和通過 RF 鏈路傳輸?shù)叫l(wèi)星和從衛(wèi)星傳輸?shù)臄?shù)據(jù)速率大幅增加。

    圖 1顯示了標準下的 SerDes 處理示例。模擬通道代表板上設備之間的高速數(shù)字數(shù)據(jù)信號。此處將其稱為模擬通道，因為 12.8-Gbps SerDes 鏈路在電路板設計和阻抗匹配中被視為模擬或 RF 信號。如果未對鏈路給予此關注，則接收端的眼圖將不會打開和對齊以進行正確捕獲。JESD204B 發(fā)送器是 ADC 序列化后的輸出數(shù)據(jù)，JESD204B 接收器是需要反序列化的 FPGA（圖 1 中標記為“邏輯設備”）的輸入。

    JESD204B數(shù)據(jù)處理圖 1這個簡化的 JESD204B 接口圖顯示了從 ADC 到 FPGA 的數(shù)字鏈路作為模擬通道，以反映電路板布局將信號視為模擬信號的需要。
    然而，將空間應用中的數(shù)據(jù)通信轉移到 JESD204B 不僅需要空間級數(shù)據(jù)轉換器，還需要空間級 FPGA，它們可以協(xié)同工作以提供更高水平的信號帶寬。這些設備必須繼續(xù)提供太空任務所需的閉鎖和總電離劑量 (TID) 能力。
    幸運的是，這樣的設備很快就會面世。為了支持完整的 JESD204B 生態(tài)系統(tǒng)，多家 FPGA 供應商宣布他們將發(fā)布具有更快 SerDes 速度并支持 JESD204B 的航天級 FPGA。例如，Xilinx 已宣布將在 XQRKU060 中將 Kintex UltraScale 類 FPGA 的一個版本過渡到太空級，其中 32 個 SerDes 收發(fā)器能夠實現(xiàn) 12.5-Gbps 通道速率。圖 2是連接到 Alpha Data 板的 ADC12DJ3200QML-SP 板的圖片，Alpha Data 板包含用于 12.5-Gbps JESD204B 互操作性測試的 Xilinx XQRKU060。
    JESD204B開發(fā)板圖 2連接到Alpha Data 空間開發(fā)套件（綠色）的ADC12DJ3200EVMCVAL （紅色）表明 JESD204B的空間級組件正可供設計人員使用。
    其他供應商也在效仿。NanoXplore 已宣布他們將提供空間級 FPGA，在 NG-LARGE 中具有 6.25-Gbps SerDes，在 NG-ULTRA 中具有 12.5-Gbps SerDes。Microchip 宣布將在其太空級RT PolarFire FPGA變體中支持 24 個 10 Gbps SerDes 收發(fā)器。
    如果沒有適當?shù)臅r鐘解決方案將所有內(nèi)容同步連接在一起，F(xiàn)PGA-ADC 系統(tǒng)將無法工作。諸如航天級時鐘芯片 Texas Instruments LMX2615-SP 等設備現(xiàn)在可以提供高達 15 GHz 時鐘頻率的此功能。
    JESD204B輻射特性
    空間有效載荷設計人員在遇到重離子時需要了解使用 JESD204B 的設備的特性。盡管概率很低，但串行鏈路可能會被軌道上的重離子撞擊打斷。德州儀器 (TI) 在 2019 年核與空間輻射效應會議上發(fā)布了 JESD204B 接口的單事件效應表征。ADC12DJ3200QML-SP 的結果總結如下：
    串行鏈路總是從重離子撞擊中自動恢復。
    串行鏈路的平均恢復時間為 1.3 ?s，壞情況下的測量值為 11 ?s。
    但請記住，這些只是一個示例設備的結果。每個集成電路都會有不同的結果，因此需要在波束下進行仔細的表征，以根據(jù)組件選擇、屏蔽環(huán)境和運行軌道來確定總體誤碼率。如果重離子中斷鏈路，則需要具有正確錯誤處理的符合 JESD204B 標準的接收器以實現(xiàn)快速恢復。
    現(xiàn)在，支持航天級組件中 JESD204B 接口的數(shù)據(jù)轉換器、FPGA 和時鐘設備已經(jīng)面市，一個在太空應用該標準的生態(tài)系統(tǒng)已經(jīng)建立。設計人員現(xiàn)在可以開始處理寬帶衛(wèi)星通信和雷達有效載荷中的下一代系統(tǒng)帶寬。