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設(shè)計(jì)基于FPGA的串行通用異步收發(fā)器

出處:電子發(fā)燒友 發(fā)布于:2019-08-13 13:41:55

UART(Universal Asynchronous Receiver Transmitter通用異步收發(fā)器)是一種應(yīng)用廣泛的短距離串行傳輸接口。常常用于短距離、低速、低成本的通訊中。8250、8251、NS16450等芯片都是常見(jiàn)的UART器件?;镜腢ART通信只需要兩條信號(hào)線(xiàn)(RXD、TXD)就可以完成數(shù)據(jù)的相互通信,接收與發(fā)送是全雙工形式。TXD是UART發(fā)送端,為輸出;RXD是UART接收端,為輸入。
  UART的基本特點(diǎn)是:(1)在信號(hào)線(xiàn)上共有兩種狀態(tài),可分別用邏輯1(高電平)和邏輯0(低電平)來(lái)區(qū)分。在發(fā)送器空閑時(shí),數(shù)據(jù)線(xiàn)應(yīng)該保持在邏輯高電平狀態(tài)。(2)起始位(Start Bit):發(fā)送器是通過(guò)發(fā)送起始位而開(kāi)始一個(gè)字符傳送,起始位使數(shù)據(jù)線(xiàn)處于邏輯0狀態(tài),提示接受器數(shù)據(jù)傳輸即將開(kāi)始。
 

 ?。?)數(shù)據(jù)位(Data Bits):起始位之后就是傳送數(shù)據(jù)位。數(shù)據(jù)位一般為8位一個(gè)字節(jié)的數(shù)據(jù)(也有6位、7位的情況),低位(LSB)在前,高位(MSB)在后。(4)校驗(yàn)位(parity Bit):可以認(rèn)為是一個(gè)特殊的數(shù)據(jù)位。校驗(yàn)位一般用來(lái)判斷接收的數(shù)據(jù)位有無(wú)錯(cuò)誤,一般是奇偶校驗(yàn)。在使用中,該位常常取消。
 ?。?)停止位:停止位在,用以標(biāo)志一個(gè)字符傳送的結(jié)束,它對(duì)應(yīng)于邏輯1狀態(tài)。(6)位時(shí)間:即每個(gè)位的時(shí)間寬度。起始位、數(shù)據(jù)位、校驗(yàn)位的位寬度是一致的,停止位有0.5位、1位、1.5位格式,一般為1位。(7)幀:從起始位開(kāi)始到停止位結(jié)束的時(shí)間間隔稱(chēng)之為一幀。
  (8)波特率:UART的傳送速率,用于說(shuō)明數(shù)據(jù)傳送的快慢。在串行通信中,數(shù)據(jù)是按位進(jìn)行傳送的,因此傳送速率用每秒鐘傳送數(shù)據(jù)位的數(shù)目來(lái)表示,稱(chēng)之為波特率。如波特率9600=9600bps(位/秒)。
  FPGA UART系統(tǒng)組成 :如下圖所示,F(xiàn)PGA UART由三個(gè)子模塊組成:波特率發(fā)生器;接收模塊;發(fā)送模塊;
  

  模塊設(shè)計(jì):系統(tǒng)由四部部分組成:頂層模塊;波特率發(fā)生器;UART接收器; UART發(fā)送器.
  異步收發(fā)器的頂層模塊由波特率發(fā)生器、UART接收器和UART發(fā)送器構(gòu)成。UART發(fā)送器的用途是將準(zhǔn)備輸出的并行數(shù)據(jù)按照基本UART幀格式轉(zhuǎn)為T(mén)XD信號(hào)串行輸出。UART接收器接收RXD串行信號(hào),并將其轉(zhuǎn)化為并行數(shù)據(jù)。
  波特率發(fā)生器就是專(zhuān)門(mén)產(chǎn)生一個(gè)遠(yuǎn)遠(yuǎn)高于波特率的本地時(shí)鐘信號(hào)對(duì)輸入RXD不斷采樣,使接收器與發(fā)送器保持同步。波特率發(fā)生器實(shí)際上就是一個(gè)分頻器??梢愿鶕?jù)給定的系統(tǒng)時(shí)鐘頻率(晶振時(shí)鐘)和要求的波特率算出波特率分頻因子,算出的波特率分頻因子作為分頻器的分頻數(shù)。波特率分頻因子可以根據(jù)不同的應(yīng)用需要更改。
  由于串行數(shù)據(jù)幀和接收時(shí)鐘是異步的,由邏輯1轉(zhuǎn)為邏輯0可以被視為一個(gè)數(shù)據(jù)幀的起始位。然而,為了避免毛刺影響,能夠得到正確的起始位信號(hào),必須要求接收到的起始位在波特率時(shí)鐘采樣的過(guò)程中至少有一半都是屬于邏輯0才可認(rèn)定接收到的是起始位。由于內(nèi)部采樣時(shí)鐘bclk周期(由波特率發(fā)生器產(chǎn)生)是發(fā)送或接收波特率時(shí)鐘頻率的16倍,所以起始位需要至少8個(gè)連續(xù)bclk周期的邏輯0被接收到,才認(rèn)為起始位接收到,接著數(shù)據(jù)位和奇偶校驗(yàn)位將每隔16個(gè)bclk周期被采樣(即每一個(gè)波特率時(shí)鐘被采樣)。如果起始位的確是16個(gè)bclk周期長(zhǎng),那么接下來(lái)的數(shù)據(jù)將在每個(gè)位的中點(diǎn)處被采樣。
關(guān)鍵詞:FPGA,收發(fā)器

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