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　　問：可否解釋下 FPGA 時序約束設置方法，目前在做一個項目，功能仿真正確，但想進一步優(yōu)化設計，采用怎樣的時序約束才能達到目標呢？
　　答: 優(yōu)化代碼，可以從代碼風格的角度出發(fā)，這就涉及到對整個系統(tǒng)的理解，例如如何對系統(tǒng)進行劃分，是否進行有必要的流水或者重定時。時序約束包括時鐘約束、關鍵路徑的約束等等。這還是要求你對整個 設計有深入的理解。時鐘約束是全局約束，在 Synplify Pro 下很好實現，在 SDC 中定義時鐘頻率即可。 在代碼上的小打小鬧對系統(tǒng)的時序影響不大，主要是對系統(tǒng)的分析工作做透了，像上面說的，對系統(tǒng)模塊的劃分，比如說相同功能的模塊放到一個模塊中去，若是可能時鐘只用一個，上全局等等。
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　　問：ISE 軟件中給出的綜合與靜態(tài)時序分析中都含有工作頻率，請問哪一個是 FPGA 能夠實際工作的頻率？
　　答：經過映射和布線后的頻率值才是 FPGA 可以真正跑到的頻率值看靜態(tài)時序分析，基本是這個數值。 通過查看ISE9.1.03的Implement Design>Place&Route>Generate Post-Place&Route Static Timing 的數據，可以查看到比較接近實際情況的數據。
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　　問：在后端布局布線之前怎么確定系統(tǒng)的工作頻率？是一點一點的往上升頻還是有什么計算公式？在綜合之后呢？綜合用的 std 基本上也沒有什么延遲信息吧？
　　答：看時序，里面有 fmax，推算的方法是根據關鍵路徑來計算的，也就是邏輯中延時長的那條路徑，這條路徑的能滿足的建立保持時間就是電路中時序部分能達到的周期。
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　　問：什么綜合器能看到每個子模塊的面積？好像 synplify 不行。有哪個綜合器可以呢？
　　答：ISE 10.1 在 PAR 之后有，可以分模塊 ；Synplify 老版本沒看到有分模塊的。
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　　問：
　　1）synplify 的綜合出的網表是否是其它 EDA 可以通用的？
　　2）synplify 的綜合出的網表與繪制 pcb 板所調用的網表有什么不同，格式是否相同？
　　3）我在 synplify 中找不到其綜合出的網表文件，只看到可視元件。不知終給出的網表文件是什么？
　　4)目前的 FPGA/ASIC 綜合工具其綜合的網表是否有統(tǒng)一規(guī)范？
　　答：
　　1）syplify 作為第三方工具，綜合處的網表是其他的 EDA 工具可以通用的，這里指的 EDA 工具是指設計 FPGA 的 EDA 工具，而不是 protel 什么的。
　　2）PCB 的網表和 synplify 的網表不是一個概念，pcb 的網表是分立元件的連線和約束網表，而 synplify 綜合出的網表是用于 FPGA 內部布局布線用的。
　　3）synplify 貌似可以綜合處不同后綴名的網表，你看下你的工程名和指定的后綴，然后就可以找到了。
　　4）目前的 FPGA/ASIC 的綜合工具的網表不是很統(tǒng)一的，但是大同小異，你懂的一種就很容易懂另外的。
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　　問：如何察看特定信號的 fanout ？我的設計中信號很多，成千上萬個。請問我在用 synplify 綜合后能不能查看特定信號的 fanout? 如果能按從大到小排列就更好了。請指點！
　　答：在 RTL 視圖下，選中待查看信號對應網線，然后在左邊的窗口中就會高亮顯示 ( 在以 Nets 命名的文件夾里，會顯示該網線的 Fanout)
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　　問：ISE 中的 PAD TO PAD CONSTRAINT 是否是包括輸入輸出的 pad 時延之和再加上輸入輸出之間的 組合邏輯的時延？還是只是輸入輸出之間的組合邏輯的時延？
　　答：Xilinx PAD-to-PAD contraint 的確涉及到輸入輸出 PAD 時延 . 這從布局后時序中可以看出。
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　　問：寫了一個 vhdl 的小程序 , 可是在 processes ofsoure 里的 implement design 里只有 translate,fit, 卻沒有 map ,place&route. 這是為什么呢 ? 請大俠們幫忙答疑解惑 ! 原來用的上 xc9500xl 系列 的 xc9572xl, 結果怎么都沒有 place&route. 后來換成 virtex2 系列的 xc2v80 就出現了 , 這是什么原因?
　　答：cpld 是沒有 place&route，是 fit
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　　問：現在的 vhdl 語言編程很多是行為模式，請問如何估算程序會消耗的資源問題？考慮編程的資源消耗有些什么具體的方程式和經驗？邏輯行為描述是否資源消耗很大，如何優(yōu)化？
　　答：大部分是先選擇同一系列較大的芯片來設計，綜合后看，然后再根據實際情況移植。對于一個設計， 消耗的資源不要超過 80％。還有就是一些 IP Core 生產向導的一步也會提示你消耗多少資源。
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　　問：FPGA 每次上電時，要從 PROM 中讀取配置信息，那么一定需要時鐘，該時鐘是從哪里來的呢？FPGA 是否存在一個時鐘振蕩器來提供這一時鐘？
　　答：master 的 FPGA 的 cclk 腳在上電的時候會自動產生配置時鐘，這個時鐘應該是內部 rc 電路產生的，如果是由外部晶振產生的話，那沒有晶體的系統(tǒng) ( 比如差分接受數據 ) 不就用不了 FPGA 了？ 數據手冊中有寫 ： Master Slave 主串 方式下 FPGA 自己產生時鐘。不需要外接 RC。