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MAX19692內(nèi)部時鐘接口框電路圖

　　MAX19692的時鐘(CLKP，CLKN)和數(shù)據(jù)時鐘(DATACLKP，DATACLKN)接口的簡化框圖。初始時鐘由一個兩位計數(shù)器四分頻后用于鎖存數(shù)字DAC輸入。該計數(shù)器可能在四個狀態(tài)中的任意一個啟動(圖3)。如果使用兩個多路復(fù)用DAC，這兩個DAC可能會在不同的狀態(tài)啟動。這可能導(dǎo)致DAC1的鎖存與DAC2的鎖存之間存在-1、0、1或2個時鐘周期的延遲。

　　圖：MAX19692內(nèi)部時鐘接口框電路圖

　　MAX19692的數(shù)據(jù)時鐘輸出再由數(shù)據(jù)輸入鎖存時鐘進(jìn)行2分頻或4分頻。然后數(shù)據(jù)在雙倍數(shù)據(jù)率(DDR)模式下在時鐘的兩個跳變沿進(jìn)行鎖存，或者在四倍數(shù)據(jù)率(QDR)模式下在時鐘的每90°相位處進(jìn)行鎖存。如果多個DAC的數(shù)據(jù)時鐘延遲相匹配，或數(shù)據(jù)時鐘相互之間反相，那么鎖存時鐘相匹配。

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