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ADSP21160 |
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基于ADSP21160的高速并行信號處理板設計
ＡＤＳＰ２１１６０ADSP21160是ＡＤ公司的新一代ＳＨＡＲＣ數字信號處理器，它對ＡＤＳＰ２１０６ｘADSP2106X進行了擴充和提高，進一步提高了并行處理能力，且具有卓越的浮點運算能力。本文介紹的信號處理板是基于ＡＤＳＰ２１１６０ADSP21160處理器設計，達到了系統(tǒng)性能要求。由于ＡＤＳＰ２１１６０ADSP21160工作主頻為１００ＭＨｚ，采用ＢＧＡ封裝，使得電路的設計難度加大，所以在硬件設計的過程中，需要運用高速電路設計方法進行設計。該電路板的設計利用了ＥＤＡ軟件，采用了合理的ＰＣＢ層疊，并通過優(yōu)化電路布局布線、采用端接技術抑制信號反射和減少串擾，進行信號完整性分析和仿真，確保了信號處理板穩(wěn)定可靠地工作。
１ 并行信號處理板設計
１．１ ＡＤＳＰ２１１６０ADSP21160的性能特點
ＡＤＳＰ２１１６０ADSP21160的工作主頻為１００ＭＨｚ，指令周期為１０ｎｓ，可進行３２ｂｉｔ定點及３２ｂｉｔ或４０ｂｉｔ浮點運算，單片能提供高達６００ＭＦＬＯＰＳ的運算能力；
具有單指令多數據流（ＳＩＭＤ）內部結構，有兩個３２ｂｉｔ的計算單元，每個單元包括算術邏輯單元（ＡＬＵ）、移位器（Ｓｈｉｆｔｅｒ）、乘累加器（ＭＡＣ）、數據寄存器（Ｄａｔａ Ｒｅｇｉｓｔｅｒ），且保持與ＡＤＳＰ２１０６ｘADSP21160X代碼高度兼容；
集成獨立的Ｉ／Ｏ處理器，片內具有４Ｍｂｉｔ雙口ＳＲＡＭ，片外具有４Ｇ字的統(tǒng)一尋址空間；
ＰＭ、ＤＭ和Ｉ／Ｏ總線都達到了６４ｂｉｔ，支持新的同步主機接口協議，鏈接口吞吐量增加到１００ＭＢｐｓ，可使處理器之間的數據吞吐量增加；
支持多至６片并行處理器互連，片內具有分布式總線仲裁邏輯，不需任何附加邏輯電路 外端口支持統(tǒng)一的地址空間，每一個處理器可直接讀寫任何一個并行處理器的內存；
ＤＭＡ通道增加到１４個，每個設備都具有單獨的ＤＭＡ通道，其中鏈接口占６個，串口占４個，外端口占４個，打包模式支持６４ｂｉｔ的外部和內部總線。
ＡＤＳＰ２１１６０ADSP21160是ＡＤ公司的第二代ＳＨＡＲＣ處理器，與第一代ＳＨＡＲＣ處理器ＡＤＳＰ２１０６０ADSP21160相比，處理能力得到了大幅度的提升，單片ＡＤＳＰ２１１６０ADSP21160具有５片ＡＤＳＰ２１０６０ADSP21060的運算能力，兩款處理器的測試性能對比如表１所示。
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１．２ 處理板的拓撲互連設計 根據雷達信號處理系統(tǒng)整體性能和算法的需要，以及ＡＤＳＰ２１１６０ADSP21160在結構上支持多處理器并行處理的特點，利用４片ＡＤＳＰ２１１６０ADSP21160進行信號處理板設計。處理板的拓撲互連結構如圖１所示。處理器＃１、＃２和處理器＃３、＃４分別由局部數據總線和地址總線相連，構成處理板上兩個并行運算子模塊，每個運算子模塊分別共享２Ｍ×６４ｂｉｔ的大容量片外ＳＲＡＭ，兩個運算子模塊基本平衡對稱。這樣設計不是簡單地將板上的４片處理器直接用總線相連，其好處是可減少處理器對總線的競爭，使得處理器對總線的操作更加靈活，有利于處理器對存儲器的數據讀寫操作和算法的實現。 各處理器間由鏈接口互相連接，每個處理器都可與其余的３個處理器進行高速的點對點通信，每個處理器都有１個鏈接口連接到處理板的ＶＭＥ總線接口，便于板間的互連通信以及與商品化信號處理板配合使用。其余８個鏈接口保留到前面板，可用來與其它的信號處理板通信，構成多維信號處理系統(tǒng)，這些都為板間的數據傳輸提供了極大的便利。通過處理板上ＶＭＥ總線接口，多塊處理板可插在ＶＭＥ背板上并行工作，處理板可通過ＶＭＥ總線與其它的處理板及主機通信，構成完整的信號處理機系統(tǒng)。該處理板在硬件結構上具有簡單、可靠、高效的優(yōu)點，有利于任務靈活分配和算法高效實現。
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１．３ ＶＭＥ總線接口設計
雷達信號處理機系統(tǒng)基于ＶＭＥ總線，各信號處理板模塊通過ＶＭＥ總線進行板間互連通信及與主機通信。ＶＭＥ總線采用獨立的３２ｂｉｔ地址總線及３２／６４ｂｉｔ數據總線，使總線傳送率達到了８０ＭＢｐｓ；ＶＭＥ總線支持面向多主設備的并行處理，建立了一套完整的總線仲裁機制，很好地解決了總線資源的合理分配；ＶＭＥ總線具有中斷處理機構，具備實時響應能力。這些特點使得ＶＭＥ成為性能優(yōu)秀、Ｉ／Ｏ吞吐能力強、應用最為廣泛的開放總線標準之一。
信號處理板上的ＶＭＥ總線采用ＶＭＥ６４標準，地址總線寬度為３２ｂｉｔ，數據總線寬度為６４ｂｉｔ。接口芯片選用Ｃｙｐｒｅｓｓ公司的ＶＩＣ６４VCI64芯片，可實現寬度為６４ｂｉｔ的數據傳輸，這與ＡＤＳＰ２１１６０ADSP21160的數據總線寬度６４ｂｉｔ相符。ＶＩＣ６４可分為ＶＭＥ總線接口端和局部總線端，其ＶＭＥ總線接口端符合ＶＭＥ６４標準，可與ＶＭＥ總線直接相連；但是ＶＩＣ６４局部總線端與ＡＤＳＰ２１１６０ADSP21160外部總線在時序、數據總線排列順序以及數據的傳輸方式上存在較大的差異，可采用可編程邏輯器件（ＣＰＬＤ或ＦＰＧＡ）來實現。
２ 電路板的設計 ＡＤＳＰ２１１６０ADSP21160的工作頻率達到１００ＭＨｚ，信號邊沿的上升時間和下降時間小于１ｎｓ，由這樣的高速器件構成的高速、復雜電子系統(tǒng)給印刷電路板ＰＣＢ的設計提出了嚴格的要求。在低速數字系統(tǒng)中無需考慮的信號延遲、反射、串擾及電磁兼容性等一系列信號完整性問題，對高速數字系統(tǒng)工作可靠性和穩(wěn)定性的影響正在變得越來越嚴重。ＡＤＳＰ２１１６０ADSP21160采用４００個焊球（２０×２０陣列）的ＢＧＡ封裝，管腳密度很大，這給電路板的布局布線、電源與地的去耦增加了困難。因此在信號處理板的設計中必須對信號傳輸以及信號質量等方面的信號完整性問題加以認真地研究，并且采用高速電路設計方法進行電路設計，這樣才能保證設計質量。 進行高速電路設計時，良好的印刷電路板層疊結構和板層定義及精心的布局布線，可有效地控制信號線的阻抗，降低信號的反射，使得大部分信號線的串擾被控制在允許的范圍內，滿足信號完整性的要求。而電路板上仍然存在信號完整性問題的信號線可通過終端阻抗匹配予以解決。在本設計中，根據所選電路板形ＶＭＥ６Ｕ板、ＡＤＳＰ２１１６０ADSP21160信號線的密集程度和信號完整性的約束條件，采用了如表２所示的層疊結構，信號層與地層或電源層相鄰，地層和電源層緊靠，層疊基本對稱平衡，可獲得較好的信號完整性環(huán)境。 選定合理的層疊結構后，電路板還應具有合理的布局布線，設計者可利用自己的設計經驗和正確使用ＥＤＡ軟件尋找可滿足設計規(guī)則的布局。在布線的過程中，可制訂如下合理的布線規(guī)則：
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保證同一布線層互連線阻抗一致，同一布線層的線寬一般也應相等；
在優(yōu)化布局的基礎上，盡量縮短高速信號線的走線長度，保證控制信號延時的一致性；
相鄰布線層的信號線的總體走向應該互相垂直，在同一布線層上盡量使高速信號線與其它平行信號線間距拉大，平行長度縮小；
在布線密度方面，要求低速信號的布線密度可以相對大，而高速信號的布線密度應盡量小，使電路板的布線密度基本平衡，布線密度過大不利于減小信號間的串擾； 應盡可能減少過孔的使用和直角走線，過孔和直角走線對于傳輸線來講都是阻抗不連續(xù)點，會產生信號反射，從而破壞信號的完整性。
在實際設計工作中，能夠通過優(yōu)化布局布線等工作解決的信號完整性問題一般都不采用端接方法解決，因為一般高速電路都設計得非常緊湊，應盡量少增加元器件數量從而減少功耗和電路板面積。但對信號完整性問題比較嚴重的信號線應采用端接方法予以解決。當信號頻率為１００ＭＨｚ時，圖２是在沒有解決信號完整性問題前信號處理板上的電路網絡ＮｅｔＵ３＿２的信號波形畸變情況和因ＮｅｔＵ３＿２與ＮｅｔＵ３＿４間相互串擾而對ＮｅｔＵ３＿４的影響情況，圖３是對ＮｅｔＵ３＿２ 和ＮｅｔＵ３＿４采用端接方法后的情況，可見信號波形得到了明顯改善，同時信號間串擾也得到了很好的抑制。
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