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摘 要：本文回顧了模擬和數(shù)字集成電路設(shè)計EDA工具的發(fā)展歷程，詳細(xì)地分析了數(shù)字電路設(shè)計流程，指出在當(dāng)前深亞微米集成電路設(shè)計中存在的問題及EDA工具發(fā)展動向。

關(guān)鍵詞：深亞微米；EDA工具；數(shù)字模擬電路

中圖分類號：TN402 文獻(xiàn)標(biāo)識碼：A

1 數(shù)字集成電路EDA的發(fā)展歷程

回顧40多年來集成電路設(shè)計自動化EDA系統(tǒng)的發(fā)展，大致可以分為三個階段：

70年代的第一代EDA成為計算機(jī)輔助設(shè)計CAD系統(tǒng)，他以交互式圖形編輯設(shè)計規(guī)則為特點，硬件采用16位小型機(jī)。那時的邏輯圖輸入、邏輯模擬、電路模擬、版圖設(shè)計及版圖驗證是分別進(jìn)行的，人們需要對兩者的結(jié)果進(jìn)行多次的比較和修改才能得到正確的設(shè)計。第一代CAD系統(tǒng)的引入使設(shè)計人員擺脫繁鎖、容易出錯的手工畫圖的傳統(tǒng)方法，大大提高了效率，因而得到了迅速的推廣。但是它仍然不能夠適應(yīng)規(guī)模較大的設(shè)計項目，而且設(shè)計周期長、費用高。有時在投片以后發(fā)現(xiàn)原設(shè)計存在錯誤，不得不返工修改，其代價是昂貴的。

80年代出現(xiàn)了第二代EDA系統(tǒng)，常稱為計算機(jī)輔助工程CAE系統(tǒng)。它以32位工作站為硬件平臺。集邏輯圖輸入、邏輯模擬、測試碼生成、電路模擬，版圖輸入、版圖驗證等工具于一體，構(gòu)成了一個較完整的設(shè)計系統(tǒng)。工程師以輸入線路的方式開始設(shè)計集成電路，并在工作站上完成全部設(shè)計工作。它不僅有設(shè)計全定制電路的版圖編輯工具，還包括門陣列、標(biāo)準(zhǔn)單元的自動設(shè)計工具和具有經(jīng)過制造驗證的、針對不同工藝的單元庫。對于門陣列、標(biāo)準(zhǔn)單元等電路，系統(tǒng)可完成自動布局、自動布線功能，因而大大減輕了設(shè)計版圖的工作量。在CAE系統(tǒng)中，更重要的是引入了版圖與電路之間的一致性檢查工具。此工具對版圖進(jìn)行版圖參數(shù)提取(LPE)得到相應(yīng)的電路圖，并將此電路圖與設(shè)計所依據(jù)的原電路圖進(jìn)行比較，從而可發(fā)現(xiàn)設(shè)計是否有錯。同時還將LPE得到的版圖寄生參數(shù)引入電路圖，作一次電路模擬(通常稱這一次電路模擬為“后模擬”)，以進(jìn)一步檢查電路的時序關(guān)系和速度(在引入這些寄生參數(shù)后)是否仍符合原來設(shè)計要求。盡管這些功能的引入保證一次投片成功率，但是一致性檢查和“后模擬”仍是在設(shè)計的最后階段才加以實施的，因而如果一旦發(fā)現(xiàn)錯誤，還需修改版圖或修改電路，仍然要付出相當(dāng)大的代價。

90年代，芯片的復(fù)雜程度愈來愈高，數(shù)萬門及數(shù)十萬門的電路設(shè)計需要越來越多。單是靠原理圖輸入方式已經(jīng)不堪忍受，采用硬件描述語言HDL的設(shè)計方式就應(yīng)運(yùn)而生，設(shè)計工作從行為級、功能級開始，EDA向設(shè)計的高層次發(fā)展。這樣就出現(xiàn)了第三代EDA系統(tǒng)，其特點是高層次設(shè)計的自動化。在第三代EDA系統(tǒng)中，引入了硬件描述語言，一般采用兩種語言即VHDL和VERILOGHDL語言。此外，引入了行為綜合和邏輯綜合工具。采用較高的抽象層次進(jìn)行設(shè)計，并按照層次式方法進(jìn)行管理，大大提高處理復(fù)雜設(shè)計的能力，設(shè)計所需的周期也大幅度的縮短，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度、功耗等獲得了優(yōu)化，因而第三代EDA系統(tǒng)迅速得到了推廣應(yīng)用。硬件描述語言的優(yōu)點極其突出。如對一個32位的加法器，利用圖形輸入軟件需要500到1000個門，工作量龐大，而利用HDL語言只需寫一行“A＜=B+C”既可。此外HDL語言的可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯誤。高層次設(shè)計階段與具體生產(chǎn)技術(shù)是無關(guān)的。亦即與工藝無關(guān)。一個HDL原碼可以通過邏輯綜合工具綜合成為一個現(xiàn)場可編程門陣列，既FPGA電路，也可綜合成某一工藝所支持的專用集成電路，即ASIC電路。HDL原碼對于FPGA和ASIC是完全——樣的，僅需要更換不同的庫重新進(jìn)行綜合。此外，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時，如認(rèn)1μm技術(shù)到0．8μm技術(shù)時，電可利用原來所書寫的HDL原碼。由于采用了高層次沒計自動化，可使設(shè)計者在正式投片之前多次改換電路的結(jié)構(gòu)，從而選出最佳方案。

原有的CAD設(shè)計系統(tǒng)是以軟件工具為核心的，新一代系統(tǒng)是一個統(tǒng)一的、協(xié)同的、集成化的、以數(shù)據(jù)庫為核心的系統(tǒng)。它具有面向目標(biāo)的各種數(shù)據(jù)模型及數(shù)據(jù)管理系統(tǒng)，有一致性較好的用戶界面系統(tǒng)，有采用圖例(DIAGRAM)的設(shè)計管理環(huán)境和設(shè)計管理系統(tǒng)。其主要特點如下：

(1)真正具有自動化設(shè)計能力，能實現(xiàn)電路高層次的綜合和優(yōu)化。用戶只要給出電路大性能指標(biāo)要求，EDA系統(tǒng)就能夠?qū)﹄娐方Y(jié)構(gòu)和參數(shù)進(jìn)行自動化的綜合，尋找最佳設(shè)計方案，通過自動布局布線功能將電路直接形成集成電路的版圖，并對版圖的面積以及電路的延遲特性進(jìn)行優(yōu)化。

(2)統(tǒng)一的數(shù)據(jù)庫。數(shù)據(jù)庫中存儲了所有的、各種設(shè)計視窗(DESIGNVIEW)的信息。這些設(shè)計視窗包括網(wǎng)表(NETLIST)、原理圖(SCHEMETIC)、符號圖(SYMBOLIC)、掩膜圖(MASKLAYOUT)、行為描述(BEHAVIOR)、模擬結(jié)果(SIMULATION)以及各種文檔(DOCUMENTIATION)等。由于各個設(shè)計視窗的數(shù)據(jù)形式和結(jié)構(gòu)有很大的差異，因而統(tǒng)一的數(shù)據(jù)庫的建立就比較復(fù)雜。數(shù)據(jù)庫要確定每一個設(shè)計視窗的設(shè)計數(shù)據(jù)之間的關(guān)系，并提供對所有工具都有用的中間結(jié)果。各個工具可直接向數(shù)據(jù)庫寫入或從數(shù)據(jù)庫中讀出數(shù)據(jù)，消除了各工具在轉(zhuǎn)換過程中所產(chǎn)生的數(shù)據(jù)出錯現(xiàn)象。

(3)操作的協(xié)同性。利用對所有工具都有用的中間結(jié)果，可在多窗口的環(huán)境下同時運(yùn)行多個工具。例如，當(dāng)版圖編輯器完成了一個多邊的設(shè)計，該多邊形就被存人數(shù)據(jù)庫，被存人信息對版圖設(shè)計規(guī)則檢查器同樣有效。因此允許在版圖過程中交替地進(jìn)行版圖設(shè)計規(guī)則檢查，以避免整個設(shè)計過程的反復(fù)，再如，當(dāng)在邏輯窗口中對該邏輯圖的某個節(jié)點進(jìn)行檢查時，在版圖窗口可同時看到該節(jié)點所對應(yīng)的版圖區(qū)域。這種協(xié)同操作的并行設(shè)計環(huán)境使設(shè)計者同時訪問設(shè)計過程中的多種信息，并分享設(shè)計數(shù)據(jù)。

(4)結(jié)構(gòu)的開放性。新一代EDA系統(tǒng)的結(jié)構(gòu)框架具有一定的開放性。通過一定的編程語言作為界面可訪問統(tǒng)一數(shù)據(jù)庫。同時在此結(jié)構(gòu)框架中可嵌人第三者所開發(fā)的設(shè)計軟件。

(5)系統(tǒng)的可移植性。整個軟件系統(tǒng)可安裝到不同的硬件平臺上(PLATFORM)。這樣可組成一個由不同型號工作站(WORKSTATION)所組成的設(shè)計系統(tǒng)而共享同一設(shè)計數(shù)據(jù)。也可由低價的個人計算機(jī)和高性能的工作站共同組成一個系統(tǒng)。

目前，在國際上EDA系統(tǒng)排行榜中，列入前幾位的公司：MENTOR GRAPHICS，CADENCE，SYNOPSYS和VIEWLOGIC。

2 基于硬件描述語言的數(shù)字電路設(shè)計

2．1 設(shè)計流程

從總體上來講，集成電路設(shè)計經(jīng)歷3個階段，包括：①高層次綜合。將系統(tǒng)的行為、各個組成部分的功能及其輸人和輸出用硬件描述語言加以描述，然后進(jìn)行行為級綜合。同時通過高層次的硬件仿真進(jìn)行驗證；②邏輯綜合。通過綜合工具邏輯級行為描述轉(zhuǎn)換成使用門級單元的桔構(gòu)(也稱為網(wǎng)表描述)。同時還要進(jìn)行門級邏輯仿真和測試綜合；③物理綜合。將網(wǎng)表描述轉(zhuǎn)換版圖即完成布圖設(shè)計。

一般講，設(shè)計綜合被定義為兩種不同的設(shè)計描述之間的轉(zhuǎn)換，但是這里談到的綜合是指將設(shè)計的行為描述轉(zhuǎn)換成設(shè)計的結(jié)構(gòu)描述的過程。

高層次綜合也稱行為級綜合(BEHAVIORAL SYNTHESIS)。它的任務(wù)是將一個涉及的行為級描述轉(zhuǎn)換成寄存器傳輸級的結(jié)構(gòu)描述，它首先翻譯和分析設(shè)計的HDL語言描述，并在給定的一組性能、面積和功耗的條件下，確定需要那些硬件資源，如執(zhí)行單元、存儲器、控制器、總線等(通常稱這一步為分配(ALLOCATION))以及確定在這一結(jié)構(gòu)中各種操作的次序(通常稱之為調(diào)度(SCHEDULING))，同時還可通過行為級和寄存器傳輸級硬件仿真進(jìn)行驗證。由于實現(xiàn)設(shè)計的功能可能有多種硬件結(jié)構(gòu)，因而高層次綜合的目的時要在滿足目標(biāo)和約束條件下，找到一個代價最小的硬件結(jié)構(gòu)，并使設(shè)計的功能最佳。

邏輯綜合是將邏輯級的行為描述轉(zhuǎn)換成邏輯級的結(jié)構(gòu)描述，即邏輯門級網(wǎng)表。邏輯級的行為描述可以是狀態(tài)轉(zhuǎn)移圖、有限狀態(tài)機(jī)，也可以是布爾方程、真值表或硬件描述語言。邏輯綜合過程還包括一些優(yōu)化步驟，如資源共享、連接優(yōu)化和時鐘分配等。優(yōu)化目標(biāo)是面積最小，速度最快，功耗或他們之間的某種折衷。一般講，邏輯綜合分成兩個階段：①與工藝無關(guān)的階段，這時采用布爾操作或代數(shù)操作技術(shù)來優(yōu)化邏輯；②工藝映象階段，這是根據(jù)電路的性質(zhì)(如組織型或時序型)及采用的結(jié)構(gòu)(多層邏輯、PLD或FPGA)做出具體的映象，將與工藝無關(guān)的描述轉(zhuǎn)換成門級網(wǎng)表或PLD或FPGA的專門文件。邏輯綜合優(yōu)化完成后，還需要進(jìn)行細(xì)致的時延分析和時延優(yōu)化。此外還要進(jìn)行邏輯仿真，邏輯仿真是保證設(shè)計正確的關(guān)鍵步驟。過去通常采用軟件模擬的方法，近年來則強(qiáng)調(diào)硬件仿真手段，如通過PLD或FPGA進(jìn)行仿真。測試綜合是提供自動測試圖形生成ATPG(AUTOMATIC TEST PATTERN GENERATION)，為可測性提供高故障覆蓋率的測試圖形。測試總和還可以消去設(shè)計中的冗余邏輯，診斷不可側(cè)的邏輯結(jié)構(gòu)，還能夠自動插人可測性結(jié)構(gòu)。

物理綜合也稱版圖綜合(LAYOUTSYNTHESIS)，它的任務(wù)是將門級網(wǎng)表自動轉(zhuǎn)換成版圖，即完成布圖。布圖規(guī)劃(FLOORPLAN)是對設(shè)計進(jìn)行物理劃分，同時對設(shè)計的布局進(jìn)行規(guī)劃和分析。在這一步驟中，面向物理的劃分，其層次結(jié)構(gòu)可以與邏輯設(shè)計時的劃分有所不同。布圖規(guī)劃可以估算出較為精確的互連線延遲信息，預(yù)算新片面積及分析得到何處位擁擠的布線區(qū)域。布局是指將模塊安置在芯片上的適當(dāng)位置，并能滿足一定的目標(biāo)函數(shù)。一般布局時總是要求芯片的面積最小，連線總長最短和電性能最優(yōu)且容易布線。布局又分為初始布局和迭代改善兩個步驟。進(jìn)行初始布局的目的是提高布局質(zhì)量及減少下一步迭代改善時的迭代次數(shù)，而迭代改善是設(shè)法加以優(yōu)化的過程，它是決定布局質(zhì)量的關(guān)鍵。不現(xiàn)實更具電路的連接關(guān)系描述(即連接表)，在滿足工藝規(guī)則的條件和電學(xué)性能的要求下，在指定的區(qū)域(面積，形狀，層次等)內(nèi)百分之百地完成所需的互連，同時要求盡可能優(yōu)化連線長度和通孔數(shù)目。一般有兩種布線方法：一種是面向線網(wǎng)的布線方法，它是直接對整個電路進(jìn)行布線，布線時通常采取順序方式；另一種稱為分級布線，它是將布線問題分為全局布線(GLOBAL ROUTING)和詳細(xì)布線(DETAILED ROUTING)。這是一種面向布線區(qū)域的布線方法，這種方法通過適當(dāng)?shù)膭澐�，將整個布線區(qū)域分為若干個布線通道區(qū)(CHANNAL)，然后進(jìn)行適當(dāng)?shù)牟季�分配，即將一個線網(wǎng)的所有端點的走線路徑分配到相應(yīng)的通道區(qū)中，接著是進(jìn)行詳細(xì)布線，對分配到當(dāng)前通道區(qū)中的所有線網(wǎng)的集合，按照一定的規(guī)則，確定它們在通道中的具體位置。在完成布局、布線后，要對版圖進(jìn)行設(shè)計規(guī)則檢查，電學(xué)規(guī)則檢查以及版圖與電路圖的一致性檢查，在版圖寄生參數(shù)提取的基礎(chǔ)上再次進(jìn)行電路分析(即后模擬)。只有在所有的檢查都通過并被證明正確無誤后，將布圖結(jié)果轉(zhuǎn)換成掩膜文件。然后又將掩膜文件設(shè)法生成掩膜板，通常這是通過掩膜板發(fā)生器或電子束系統(tǒng)得到的。

2．2 與傳統(tǒng)的系統(tǒng)硬件設(shè)計方法的比較

傳統(tǒng)的硬件電路設(shè)計方法主要有以下幾個主要特征：

(1)采用自上而下(bottom up)的設(shè)計方法

自下而上的硬件電路設(shè)計方法的主要步驟是，根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖，然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理的劃分功能模塊，并畫出系統(tǒng)的功能框圖，接著就是進(jìn)行單個功能模塊的細(xì)化和電路設(shè)計，單個功能模塊電路設(shè)計、調(diào)試完成后，將單個功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。系統(tǒng)硬件的設(shè)計是從選擇具體元器件開始的，并用這些元器件進(jìn)行邏輯電路設(shè)計，完成系統(tǒng)級的單個功能模塊設(shè)計，然后再將單個功能模塊連接起來，完成整個系統(tǒng)的硬件設(shè)計。上述過程從最底層開始設(shè)計直到最高層設(shè)計完畢，故將這種設(shè)計方法稱為自下而上的設(shè)計方法。

(2)采用通用的邏輯元器件

在傳統(tǒng)的硬件電路設(shè)計中，設(shè)計者總是根據(jù)系統(tǒng)的具體需要，選擇市場上能買到的邏輯元器件來構(gòu)成所要求的邏輯電路，從而完成系統(tǒng)的硬件設(shè)計。盡管隨著處理器的出現(xiàn)，在有微處理器及其相應(yīng)硬件構(gòu)成的系統(tǒng)中，許多系統(tǒng)的硬件功能可以用軟件功能來實現(xiàn)，從而在較大程度上簡化了系統(tǒng)硬件電路設(shè)計，但是這種選擇通用的元器件來構(gòu)成系統(tǒng)硬件電路的方法并未改變。

(3)在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試

在傳統(tǒng)的系統(tǒng)硬件設(shè)計方法中，仿真和調(diào)試通常只能是在后期完成系統(tǒng)硬件設(shè)計以后才能進(jìn)行，因為進(jìn)行仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、邏輯分析儀和示波器等。因此只有在硬件系統(tǒng)構(gòu)成以后才能使用。系統(tǒng)設(shè)計所存在的問題只有在后期才能較容易發(fā)現(xiàn)。這樣傳統(tǒng)的硬件設(shè)計方法對系統(tǒng)設(shè)計人員有較高的要求，一旦考慮不周或系統(tǒng)設(shè)計存在較大缺陷，那么就有可能要重新設(shè)計系統(tǒng)，使得設(shè)計周期大大增加。

(4)主要設(shè)計文件是電原理圖

在用傳統(tǒng)的硬件設(shè)計方法對系統(tǒng)進(jìn)行設(shè)計并調(diào)試完畢后，所形成的硬件設(shè)計文件，主要是由若干張電原理圖構(gòu)成的文件，在電原理圖中詳細(xì)標(biāo)注各個邏輯元器件的名稱和互相間的信號連接關(guān)系，該文件是用戶使用和維護(hù)系統(tǒng)的依據(jù)。傳統(tǒng)的硬件電路設(shè)計方法已經(jīng)沿用幾十年，是目前廣大電子工程師所熟悉和掌握的一種方法。但是隨著計算機(jī)、大規(guī)模集成電路技術(shù)的發(fā)展，這種傳統(tǒng)的設(shè)計方法已經(jīng)落后于當(dāng)今技術(shù)的發(fā)展。目前采用硬件描述語言的硬件電路設(shè)計方法已經(jīng)興起，它的出現(xiàn)必將給硬件電路設(shè)計帶來一次重大的變革。 所謂硬件描述語言，就是利用該語言可以描述電路的功能、信號連接關(guān)系及時序關(guān)系。它能比電原理圖更有效地表示硬件電路的特性。利用HDL語言實際系統(tǒng)間的方法，歸納起來有以下幾個特點。

(1)采用自上而下(TOPDOWN)的設(shè)計方法

所謂自上而下的設(shè)計方法，就是從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在利用HDL的硬件設(shè)計方法中，設(shè)計由自上而下分成3個層次對系統(tǒng)硬件進(jìn)行設(shè)計：

第一層次是行為描述。所謂行為描述實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不真正考慮實際的操作和算法用什么方法來實現(xiàn)�？紤]更多的是系統(tǒng)結(jié)構(gòu)及其工作過程是否能達(dá)到系統(tǒng)結(jié)構(gòu)及規(guī)格書的要求。

第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述(即數(shù)據(jù)流描述)。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序其抽象程度高，是很難直接映射到具體邏輯元間接結(jié)構(gòu)的硬件實現(xiàn)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述VHDL語言程序。也就是說系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。當(dāng)然這里所說的“可以”進(jìn)行邏輯綜合是有條件的，它是針對這一特定的邏輯綜合工具而言的。在把行為方式描述的程序改寫為RTL方式描述的程序時，編程人員必須深人了解邏輯綜合工具的詳細(xì)說明和具體規(guī)定，這樣才能編寫出合格的RTL方式描述的程序。在完成編寫RTL方式的描述程序以后，再用仿真工具對RTL方式描述的程序進(jìn)行仿真。如果通過這一步仿真，那么就可以用邏輯綜合工具進(jìn)行綜合了。

第三層次是邏輯綜合。邏輯綜合這一階段是利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件(門級網(wǎng)表)。此時如果需要可能將邏輯綜合結(jié)果，以邏輯原理圖方式輸出。也就是說，邏輯綜合的結(jié)果相當(dāng)于在門電路級上再進(jìn)行仿真，并檢查定時關(guān)系。如果在3個層次每個層次上發(fā)現(xiàn)有問題，都應(yīng)返回上一層，尋找和修改相應(yīng)的錯誤，然后在向下繼續(xù)未完成的工作。由邏輯總局產(chǎn)生門級網(wǎng)表后，在最終完成硬件設(shè)計時，還可以有兩種選擇。第一種是由自動布線程序?qū)⒕W(wǎng)表轉(zhuǎn)換成相應(yīng)的ASIC芯片的制造工藝，做出ASIC芯片。第二種是將網(wǎng)表轉(zhuǎn)換成FPGA完成硬件電路設(shè)計。

在用HDL語言設(shè)計系統(tǒng)硬件時，無論是設(shè)計一個局部電路，還是設(shè)計由多塊插件板做成的復(fù)雜系統(tǒng)，上述自上而下的3層次的設(shè)計步驟是必不可少的。

(2)系統(tǒng)中可大量采用ASIC芯片

由于目前眾多的制造ASIC芯片的廠家的工具軟件可支持HDL文件編程，因此硬件設(shè)計人員在設(shè)計硬件電路時，無需受只能使用通用元器件的限制，而可以根據(jù)硬件電路設(shè)計需要設(shè)計自用的ASIC芯片或可編程邏輯器件。這樣最終會使系統(tǒng)電路設(shè)計更趨合理，體積也可大為縮小。

(3)采用系統(tǒng)早期仿真

從自上而下的設(shè)計過程可以看到，在系統(tǒng)設(shè)計過程中要進(jìn)行三次仿真，即行為層次仿真、RTL層次仿真和門級層次仿真。也就是說進(jìn)行系統(tǒng)數(shù)學(xué)模型的仿真、系統(tǒng)數(shù)據(jù)流的仿真和系統(tǒng)門電路電原理的仿真。這三級仿真貫穿系統(tǒng)硬件設(shè)計的全過程，從而可以在系統(tǒng)設(shè)計早期發(fā)現(xiàn)設(shè)計中存在的問題。與自下而上設(shè)計的后期仿真相比可大大縮短系統(tǒng)的設(shè)計周期，節(jié)約大量的人力和物力。

(4)降低硬件電路設(shè)計難度

在采用傳統(tǒng)的硬件電路設(shè)計方法時，往往要求設(shè)計者在設(shè)計電路中應(yīng)寫出該電路的邏輯表達(dá)式或真值表(或時序電路的狀態(tài)表)。這一工作是相當(dāng)困難和繁雜的，特別是在系統(tǒng)比較復(fù)雜時更是如此。在用HDL語言設(shè)計硬件電路時，就可以使設(shè)計者免除編寫邏輯表達(dá)或真值表之苦。

(5)主要設(shè)汁文件使用HDL語言編寫的源程序

如果需要也可以轉(zhuǎn)換成電原理圖形式輸出。HDL語言的源程序作為歸檔文件有很多好處。其一是資料良好，便于保存。其二是可繼承性好。當(dāng)設(shè)計其他硬件電路時，可以使用文件中的某些硬件電路的工作原理和邏輯關(guān)系。而閱讀電原理圖，推知其工作原理卻需要較多的硬件知識和經(jīng)驗，而且看起來也不那么一目了然。

3 深亞微米工藝對設(shè)計流程的影響

當(dāng)前硅集成電路工業(yè)已經(jīng)進(jìn)入0．13μm特征尺寸產(chǎn)品的大生產(chǎn)階段，據(jù)1997年的半導(dǎo)體工業(yè)協(xié)會公布資料，在21世紀(jì)頭十年將面臨如何進(jìn)行0．1μm電路的設(shè)計和制造問題。生產(chǎn)工藝從微米、亞微米發(fā)展到深亞微米，這一變化對集成電路設(shè)計及其設(shè)計方法學(xué)提出了新的問題和挑戰(zhàn)。

首先要解決的問題是建立起精確的深亞微米器件模型、時序模型和互連模型。

在深亞微米級電路設(shè)計中的一個突出矛盾是時序問題。到了深亞微米水平，互連延遲將超過門延遲，而且由于集成電路工作頻率的提高，允許的時序容差變小，傳輸延遲的影響加大，這對電路設(shè)計帶了困難。習(xí)慣上把設(shè)計分成前后兩個階段，前一個階段統(tǒng)稱為邏輯設(shè)計，這時進(jìn)行系統(tǒng)和功能設(shè)計以及結(jié)構(gòu)和電路設(shè)計，后一階段稱為版圖設(shè)計，主要進(jìn)行布局、布線以及物理驗證和掩膜生成。兩者之間的溝通主要通過網(wǎng)表和單元庫。前端設(shè)計完成后將網(wǎng)表傳遞給版圖設(shè)計人員，一般只要布線能夠布通，時序要求就能夠滿足。到了深亞微米階段，情況就不同了，如果前端設(shè)計中不能夠充分考慮后端設(shè)計即物理實現(xiàn)時的各種問題，特別是物理實現(xiàn)后引起的時序問題，那就會造成邏輯設(shè)計與物理設(shè)計的結(jié)果不一致。在邏輯設(shè)計中經(jīng)過仿真分析在功能和時序上讀正確的網(wǎng)表，經(jīng)過實際的布局布線后，由于互連延遲模型與實際的互連延遲特性不一致，因而最終的時序會變得不再滿足設(shè)計要求。這就需要反過來修改邏輯設(shè)計，重新進(jìn)行仿真分析。如果邏輯設(shè)計仍不能取得精確的、實際的互連延遲數(shù)據(jù)，那么經(jīng)過修改仍不能達(dá)到合乎要求的物理設(shè)計。如此下去，就會導(dǎo)致邏輯設(shè)計與物理設(shè)計的設(shè)計循環(huán)“不收斂”，使設(shè)計周期大大加長。為此到了深亞微米電路設(shè)計階段，必須對原有的設(shè)計流程加以適當(dāng)?shù)男薷模�探討新的設(shè)計方法學(xué)。其中一個關(guān)鍵問題是如何在邏輯設(shè)計過程中引人物理設(shè)計階段的數(shù)據(jù)，如何把布局布線工具、寄生參數(shù)提取工具的時序分析統(tǒng)計工具集成到邏輯綜合中去。目前的一個方法是在前端和后端之間加入正向和逆向的修改，首先在優(yōu)化過程中得到對“關(guān)鍵路徑”的限制條件，然后由標(biāo)準(zhǔn)延遲格式SDF(STANDARD DELAY FORMAT)“正向”傳遞給布圖規(guī)劃工具(FORPLAN TOOL)，經(jīng)過初步的布圖規(guī)劃，將連線的延遲信息在“逆向”會傳給綜合工具，這樣就可確保產(chǎn)生正式的線負(fù)載模型(WIRELOAD)，并以此為依據(jù)，再次進(jìn)行優(yōu)化，這一逆向傳遞的數(shù)據(jù)對于達(dá)成“關(guān)鍵路徑”的重新量優(yōu)化是非常重要的。從布圖規(guī)劃出發(fā)傳回的信息是通過物理設(shè)計交換格式PDEF(PHYSICAL DESIGN EXCHANGE FORMAT進(jìn)行的。在布局后在計算得到更精確的互連線信息，通過布圖規(guī)劃工具再次傳遞到綜合優(yōu)化工具進(jìn)行優(yōu)化，然后進(jìn)行增量布局。經(jīng)過這樣循環(huán)直至得到一個滿足各方面的約束和要求的布局，接著進(jìn)行時序驅(qū)動(TIMING DRIVEN)的布線設(shè)計。布線后要對互連線進(jìn)行延遲優(yōu)化，然后作增量布線。這樣布線階段也形成了一個循環(huán)，直到得到最后滿足各方面約束和要求的結(jié)果。目前的設(shè)計是面向單元的，即安放好單元再考慮如何連線。今后將改變?yōu)槊嫦蚧ミB線的，即先設(shè)計好互連線，然后在互連網(wǎng)上安放各模塊。特別是集成度越來越高后，一個新的設(shè)計不可能完全從頭開始，它往往要利用已有的，經(jīng)過驗證可以重用(REUSE)的模塊，包括從他人處獲得的知識產(chǎn)權(quán)IP(1NTEELLIGENT PROPRIETARY)模塊，再加上部分新設(shè)計的模塊，形成一個最優(yōu)新設(shè)計。針對上述的設(shè)計方法，往往首先要進(jìn)行的是對各個模塊和IP模塊進(jìn)行布圖規(guī)劃，形成芯片級的約束條件。如何對已設(shè)計好的模塊進(jìn)行處理(包括對IP模塊的處理)，如何根據(jù)芯片級的設(shè)計約束進(jìn)行層次似的約束驅(qū)動(CONSTRAIN-DRIVEN)設(shè)計是當(dāng)前設(shè)計環(huán)境和設(shè)計工具開發(fā)中面臨的新課題。當(dāng)然深亞微米級電路設(shè)計還會遇到許多其他問題，例如功耗問題。由于集成度和工作頻率更高，使單位面積的功耗加大，功耗已成為制約集成度進(jìn)一步提高的主要因素之一，如何在較高層次如結(jié)構(gòu)層就引入功耗的考慮也是當(dāng)前需要解決的課題。再如版圖設(shè)計，由于布線層次的增加，布圖問題包括寄生參數(shù)提取不再是二維而是三維問題。此外對于巨大的數(shù)據(jù)處理和管理也將是新的設(shè)計系統(tǒng)必須解決的問題。

4 模擬集成電路自動化方面的研究工作

在解決模擬電路自動化設(shè)計問題方面，模擬電路自動綜合是最好的、最具有發(fā)展前景的一種方法。與模擬標(biāo)準(zhǔn)單元庫相區(qū)別的是，它將設(shè)計者對電路系統(tǒng)的功能要求、性能參數(shù)、工藝條件、以及工作環(huán)境作為輸入變量，自動產(chǎn)生電路的拓?fù)浣Y(jié)構(gòu)，優(yōu)化器件尺寸，直至產(chǎn)生完整的物理版圖。利用這樣的電路綜合工具，就可以根據(jù)特定的應(yīng)用環(huán)境自動靈活地產(chǎn)生相應(yīng)的模擬集成電路。由于模擬集成電路自動綜合對微電子工業(yè)發(fā)展的重要意義，幾年來各個國家競相開展了相關(guān)的研究工作，并探索性地開發(fā)相應(yīng)的模擬級集成電路自動綜合系統(tǒng)，比較典型的模擬電路自動綜合系統(tǒng)有：

(1)美國MENTOR GRAPHICS開發(fā)的IDAC系統(tǒng)初期沒有采用層次式設(shè)計思想，僅能夠處理簡單的運(yùn)放和比較器，后來引入了層次式設(shè)計思想，能處理的電路也稍微多一些。IDAC采用下降單純想法來優(yōu)化器件尺寸，但其最大缺憾是只能靠設(shè)計者自己選擇電路結(jié)構(gòu)，而不能自動進(jìn)行拓?fù)浣Y(jié)構(gòu)選擇。

(2)美國伯克大學(xué)開發(fā)的OPASYN系統(tǒng)包含有專家們事先設(shè)計好的各種模擬集成電路拓?fù)浣Y(jié)構(gòu)。該系統(tǒng)首先選定電路拓?fù)�，然后再用�?shù)學(xué)規(guī)劃法確定器件尺寸。

(3)美國通用電氣研究實驗室開發(fā)的AN-COM系統(tǒng)采用了層次式功能塊構(gòu)造法，在選擇電路拓?fù)浞矫媾cOPASYN類似，但其啟發(fā)式策略比OPASYN更復(fù)雜。

(4)比利時魯汶大學(xué)開發(fā)的ARIADNE系統(tǒng)是一個交互式專家系統(tǒng)，除采用層次分解技術(shù)之外，它還采用了符號分析法獲取電路的行為，該系統(tǒng)用模擬退火法優(yōu)化器件尺寸，但在拓?fù)溥x擇方面和OPASYN一樣。OPASYN，AN-COM和ARIADNE的共同缺陷是在沒有給定器件尺寸之前很難給出拓?fù)溥x擇的規(guī)則。

(5)荷蘭DELFT工業(yè)大學(xué)開發(fā)的ANPDES系統(tǒng)為躲避OPASYN和ARIADNE所遇到的困惑，構(gòu)造了一個包含一百萬個拓?fù)涞姆糯笃鲙�，希望能達(dá)到“有求必應(yīng)”的境界，其拓?fù)溥x擇功能僅比IDAC有所改進(jìn)，能根據(jù)設(shè)計標(biāo)準(zhǔn)從庫中搜索出適應(yīng)的電路結(jié)構(gòu)，其缺憾是不靈活，且速度慢，對于一般的小問題需要在小型機(jī)上運(yùn)行約半個小時。

(6)美國卡內(nèi)基梅大學(xué)開發(fā)的OASYS系統(tǒng)是一個CMOS模擬機(jī)車電路的編譯器，采用了層次式分解技術(shù)，在優(yōu)化器件尺寸階段發(fā)現(xiàn)所生成的拓?fù)洳贿m合時還可以回朔，能處理的模擬電路類型多一些，但綜合過程很難給出回朔規(guī)則。

(7)荷蘭TWENTE大學(xué)開發(fā)的SEAS系統(tǒng)與OASYS類似，每當(dāng)一個被選拓?fù)涞钠骷�尺寸確定之后，SEAS就按起電性能、被選擇的次數(shù)等來計算該拓?fù)涞姆种担�在SEAS中，分值高的拓?fù)鋬?yōu)于分值低的拓?fù)洹?/P>

(8)美國AT&T公司BELL實驗室開發(fā)的BLADES系統(tǒng)集成了OASYS的功能，是以O(shè)PS5為其機(jī)制的專家系統(tǒng)，它只能單純地生成模擬集成電路，不能進(jìn)行器件尺寸優(yōu)化。

(9)美國南加州大學(xué)開發(fā)的CAMP系統(tǒng)在“生成”初始拓?fù)涞耐瑫r就給定初始器件儲存，然后再用專家系統(tǒng)的思路對電路拓?fù)浜推骷�尺寸作迭代改進(jìn)。當(dāng)找不到初始設(shè)計時，CAMP就會進(jìn)人窘境。

總體上，模擬集成電路EDA方法和工具的研究和開發(fā)工作遠(yuǎn)遠(yuǎn)落后于數(shù)字電路。即使目前出現(xiàn)了一些關(guān)于模擬電路自動化設(shè)計方面的研究工作，但整個研究工作還處于研究性質(zhì)階段，和數(shù)字電路相比，模擬集成電路EDA方面的研究工作尚有很長一段路要走。

5 結(jié)論

本文對數(shù)字和模擬兩個方面集成電路設(shè)計方法進(jìn)行了總結(jié)，并指出當(dāng)前深亞微米設(shè)計中遇到的問題對設(shè)計工具的挑戰(zhàn)，以及模擬電路設(shè)計工具需要工作的方向。