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FAST電路

FAST (Fairchlids Advanced Schottky TTL) 電路是仙童公司用先進(jìn)肖特基TTL工藝，即等平面工藝制造的。圖A示出從平面到等平面工藝晶體管圖形及剖面圖的變化情況。在等平面工藝中，采用氧化物側(cè)墻代替常規(guī)工藝中(圖A中 a和b)的p型隔離擴(kuò)散。在等平面工藝中(圖A中d)，發(fā)射極同氧化物隔離墻相接，大大減小了器件尺寸和寄生電容。因在掩膜版上和硅片上制刻一個(gè)長(zhǎng)面窄的矩形比刻出一個(gè)寬度相同但短些的矩形要容易些，所以等平面工藝Ⅱ中的發(fā)射區(qū)可以做得比等平面工藝中的小些，其發(fā)射區(qū)寄生電容CBE也較�。�和泡發(fā)射極平面晶體管相比，等平面工藝Ⅱ晶體管的集電區(qū)面積減少70％以上，與等平面晶體管相比，面積減小了40％以上。等平面工藝Ⅱ晶體管的寄生電容CBC是平面晶體管和等平面晶體管的60％，這一點(diǎn)對(duì)高速電路尤其重要。由于結(jié)面積減小及使用2μm的設(shè)計(jì)尺寸和全離子注入、淺結(jié)工藝等措施，使等平面工藝Ⅱ晶體管的fT達(dá)到5GHz。

FAST系列采用如圖B所示三級(jí)結(jié)構(gòu)基本門(mén)(二輸入與非門(mén))，對(duì)于那些在芯片使用的扇出系數(shù)小的門(mén)可用圖C所示的TTL簡(jiǎn)化門(mén)，其延遲時(shí)間為亞納秒，其中輸出晶體管T1的電流是通過(guò)電阻由電路外邊提供的。

FAST的基本門(mén)是由T1、T2、T3構(gòu)成的三級(jí)增益電路(圖A)，其它TTL電路都是采用兩級(jí)增益電路結(jié)構(gòu)。在STTL電路中，輸入端應(yīng)用一個(gè)多發(fā)射極晶體管，在LSTTL電路中，輸入端應(yīng)用一個(gè)或一組肖特基二極管。晶體管的直流輸入門(mén)坎電壓(約1.3V)比二極管輸入(約l.0V)高，因?yàn)闃?biāo)準(zhǔn)晶體管的VCES通常只有0.2V，而SBD正向壓降約為0.5V。采用晶體管輸入時(shí)，低電平閾值和噪聲問(wèn)題要比采用二極管輸入時(shí)小。然而采用晶體管輸入時(shí)，有以下三個(gè)方面的不足。首先是當(dāng)輸入變化時(shí)，二極管的時(shí)間響應(yīng)通常比較快，因?yàn)槎�極管結(jié)電容有助于電荷流進(jìn)或流出第一級(jí)晶體管的基極。如采用晶體管輸入時(shí)，就不存在這種耦合。

同時(shí)輸入晶體管的CCS 接在第一級(jí)晶體管的基區(qū)，也減慢了它的響應(yīng)速度。其次是當(dāng)輸入晶體管的輸入電壓很高時(shí)，因其處于反問(wèn)放大區(qū)而表現(xiàn)出較大的漏電流。雖然輸入晶體管采用SBD箝位能有效地減小輸入漏電流IIH，但SBD的引入也使第一級(jí)晶體管(圖4.7 Q1管)的基區(qū)電容增加。最后一個(gè)不足是晶體管輸入具有低的輸入擊穿電壓。在三級(jí)電路中，由于增加了一級(jí)增益級(jí)，使輸出高電平到低電平轉(zhuǎn)換加快。這是因?yàn)榛鶚O有較小電流就能使其飽和，從而引起T2導(dǎo)通比在兩級(jí)電路中導(dǎo)通快。

這對(duì)于多輸入端的與非門(mén)電路特別重要，因?yàn)樵谶@種電路中增加輸入端時(shí)，輸入端容性負(fù)載加大。另一方面，由于三級(jí)電路中的T1的基極放電電阻比兩級(jí)中路輸入二極管的阻抗高得多，使T2 放電較慢，所以使輸出由低電平至高電平轉(zhuǎn)換慢。在圖B中輸入端和T2之間接有SBD，D3和D4，可為T(mén)2的基區(qū)存儲(chǔ)電荷和與T2基區(qū)相關(guān)的寄生電容提供一個(gè)通地低阻抗以提高T2的轉(zhuǎn)換速度。但這一功能只有輸入信號(hào)降到1.2V以下時(shí)才起作用。D7和D8的作用同圖4.8中D5、D6的作用，都是為了提高電路由高電平至低電平轉(zhuǎn)換速度而設(shè)置的。 當(dāng)T2導(dǎo)通，其集電極電位降低時(shí)，D7為T(mén)6基極電荷提供一放電通路。

因此D3、D4和D7通過(guò)內(nèi)部結(jié)點(diǎn)放電而提高開(kāi)關(guān)速度，在輸出電壓由高電平向低電平轉(zhuǎn)換時(shí)，存儲(chǔ)在負(fù)載電容中的部分電荷通過(guò)D8和T2迅速放電，增大了T3的基極電流，提高了T3的導(dǎo)通速度，R7、R8、T4有源泄放網(wǎng)是STTL電路中的標(biāo)準(zhǔn)形式。 除此以外，F(xiàn)AST電路包含一個(gè)D9、D10、D11、T7網(wǎng)絡(luò)，是為了在輸出由低電平向高電平轉(zhuǎn)換時(shí)，為T(mén)3基極提供一瞬態(tài)低阻抗通道，加速T3的截止過(guò)程。當(dāng)Vo上升時(shí)，T5的發(fā)射極的上升電壓產(chǎn)生流過(guò)變?nèi)荻�極管D9的偏移電流并瞬時(shí)導(dǎo)通T7，由此引起T3基極電平下降并吸收流過(guò)T3管CBC米勒電容(圖中未標(biāo)出)的偏移電流。

如果沒(méi)有D9—T7網(wǎng)絡(luò)，流過(guò)T3管CBC的偏移電流作為T(mén)3的基極電流，將使T3截止推遲，亦使轉(zhuǎn)換時(shí)T6和T3同時(shí)導(dǎo)通時(shí)間減少。D7—T7網(wǎng)絡(luò)起到抑制米勒電容的作用，改善了tPLH，減小了功耗。當(dāng)T2導(dǎo)通時(shí)，D10通過(guò)D7對(duì)D9完成放電通路。當(dāng)電路高速工作時(shí)，T7通過(guò)D11將T3的基極電位下拉到適合的電平而不影響導(dǎo)通速度。圖B中輸出端D12是箝位二極管，其作用是限制由于信號(hào)線或傳輸線效應(yīng)的寄生耦合引起的負(fù)向過(guò)沖。