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　　AD9446是ADI公司推出的16 bit模數(shù)轉(zhuǎn)換芯片，它具有100 Msps的采樣速率(是其它同類產(chǎn)品的10倍)，同時能在基帶內(nèi)提供90dBc的SFDR和80 dBfs的SNR。對于采用數(shù)字時間采樣的頻率域和時間域高性能測試和測量應(yīng)用，AD9446可將孔徑抖動降低至60 fs(飛秒)，而同類ADC產(chǎn)品一般為120 fs～140 fs。此外，AD9446還能提供很高的精度，并具有+0.5LSB的典型16 bit微分線性誤差(DNL)和±3LSB的典型16 bit積分線性誤差(INL)。由于AD9446的并行低電壓差分信號(LVDS)輸出中包括一個輸出時鐘信號，故可簡化連接到數(shù)字處理器的接口，同時能降低數(shù)字噪聲耦合返回到ADC內(nèi)核的可能性。AD9446采用100引腳TQFP／EP塑料表面貼裝無鉛封裝。該芯片需3.3 V／5.0 V電源和一個低電壓差分輸入時鐘。但不需要外部參考源。

1 AD9446的內(nèi)部結(jié)構(gòu)及引腳說明

　　DCS MODE：時鐘執(zhí)行周期穩(wěn)定控制引腳。與CMOS兼容。該腳為低(AGND)時使能，為高(AVDD1)時無效。

　　DNC：不接，懸空。

　　OUTPUT MODE：CMOS兼容的輸出邏輯模式控制引腳，當(dāng)OUTPUT MODE為0時芯片工作在CMOS模式；當(dāng)OUTPUT MODE為1時，工作在LVDS模式。

　　DFS：數(shù)據(jù)格式選擇引腳。用于決定輸出數(shù)據(jù)的格式。當(dāng)DFS為低(ground)時，選擇偏移二進制格式；當(dāng)DFS為高(AVDD1)時，選擇二進制補碼格式。

　　LVDS_BIAS：LVDS電流輸出引腳。該腳應(yīng)接3.7 Ω的電阻到數(shù)字輸出地(DRGND)。

　　AVDD1：3.3 V (+5％)模擬電源輸入端。

　　SENSE：參考電壓方式選擇引腳。接地時，選擇內(nèi)部1.6 V (峰峰值3.2 V的輸入范圍)參考電壓；接AVDD1時，選擇外部參考電壓。

　　VREF：1.6 V的I／O參考電壓。功能與SENSE引腳和外部可編程電阻有關(guān)。使用時應(yīng)用0.1μF和10μF的電容旁路。

　　AGND：模擬地。

　　REFT：差分參考輸出。應(yīng)接0.1μF的電容到地，并應(yīng)加0.1 μF和10μF的電容到REFB。

　　REFB：差分參考輸出。應(yīng)接0.1μF的電容到地，并應(yīng)加0.1μF和10μF的電容接REFT。

　　AVDD2：5.0 V(+5％)模擬電源輸入端。

　　VIN+／VIN-：模擬信號輸入端。

　　CLK+／CLK-：時鐘輸入端。

　　DRGND：數(shù)字輸出地。

　　DRVDD：3.3 V數(shù)字輸出電壓(3.0～3.6 V)。

　　DCO+／DCO-：數(shù)字時鐘輸出。

　　D(15：0)+：源碼并行輸出位，其中D15為最高位。

　　D(15：0)-：補碼并行輸出位，且只有在LVDS模式時才有效。

　　OR+：溢出源碼輸出。

　　0R-：溢出補碼輸出，該腳只有在LVDS模式時才有效。

2 AD9446的工作時序

　　AD9446芯片的控制時序與傳統(tǒng)的低速AD有所不同，它完全依靠時鐘來控制其采樣、轉(zhuǎn)換和數(shù)據(jù)輸出。AD9446通常在CLK+第一個時鐘的上升沿開始采樣轉(zhuǎn)換，經(jīng)過tpd后，數(shù)據(jù)開始輸出。而在第十三個時鐘到來時數(shù)據(jù)才出現(xiàn)在D15～D0端口上。

3 參考電壓的選擇和模擬信號輸入

　　AD9446通過模擬信號輸入來驅(qū)動ADC核中的高寬帶采樣保持電路以對信號進行采樣，然后對采樣得到的數(shù)據(jù)進行16位量化。AD9446芯片具有片上參考電源，且允許TTL、CMOS或LVPECL電平輸入。AD9446內(nèi)含一個穩(wěn)定且精確的0.5 V帶隙參考電壓，其輸入電壓范圍可以隨參考電壓(外部的或內(nèi)部的)而改變。

3.1 參考電壓的選擇

　　AD9446的內(nèi)部比較器可用于檢測SENSE引腳的電位，并把參考電壓配置成三種可能的狀態(tài)。當(dāng)SENSE引腳接地時，選擇內(nèi)部參考電壓。若參考電壓放大器的轉(zhuǎn)換開關(guān)接到內(nèi)部電阻分壓器，則VREF將被置成1.6 V，圖3是其內(nèi)部參考電壓配置圖；若將電阻分壓器按圖4進行連接，即將參考電壓放大器的轉(zhuǎn)換開關(guān)接到SENSE腳，那么：

VREF=0.5 V(1+R2／R1)

　　SENSE腳接AVDD時，選擇外部參考。實際上，內(nèi)部參考電壓緩沖器也可通過一個7 kΩ的平衡電阻來加載外部參考電壓。而內(nèi)部參考電壓緩沖器仍能產(chǎn)生正負(fù)極性的滿量程參考電壓REFB和REFT來驅(qū)動ADC核。因為輸入電壓范圍是參考電壓的2倍，所以外部參考電壓最大值為2.0 V。

　　所有的參考電壓配置方式都是通過REFB和REFT來驅(qū)動ADC核，從而建立各自的模擬信號電壓輸入范圍。無論是使用外部參考電壓還是內(nèi)部參考電壓，ADC核的電壓輸人范圍總是參考電壓引腳電壓的2倍。

3.2 內(nèi)部參考電壓的調(diào)整

　　內(nèi)部參考電壓是在產(chǎn)品測試時已被調(diào)整過的。因此對于用戶來說，使用外部參考電壓沒有什么優(yōu)勢。增益調(diào)整是在輸入電壓是3.2 V峰峰值時進行的。正因為進行了這樣的調(diào)整，當(dāng)模擬輸入電壓峰峰值小于2 V時，便沒有什么益處可言。但是輸入范圍的減小可以提高某些應(yīng)用中SFDR的性能。同樣，將輸入范圍峰峰值增大到3.8 V也可以提高SNR。但用戶需要注意的是，ADC的差分非線性會隨著參考電壓的改變而改變。

3.3 模擬信號的輸入

　　與大多數(shù)高速、大動態(tài)范圍的ADC器件一樣，AD9446也是差分輸入。因為信號要經(jīng)過衰減和增益處理，所以差分輸入信號能提高芯片的性能。性能的提高得益于差分輸入信號也能夠很好地抑制接偶次偕波。此外，差分輸入信號能夠很好地抑制地和電源噪聲，以及共模信號(例如本振反饋)的干擾。

　　AD9446的每一個模擬輸入端都通過一個1kΩ的電阻接3.5 V的偏置電壓，而電阻的另一端接差分緩沖器的輸入端。內(nèi)部的偏置網(wǎng)絡(luò)則可為緩沖器提供最大的線性度和幅度。驅(qū)動AD9446的模擬輸入信號必須通過交流方式耦合到輸入引腳。建議用戶采用一個射頻轉(zhuǎn)換器將單端輸入信號變成差分輸入信號來驅(qū)動AD9446。

4 應(yīng)用電路

　　一般情況下，接收機得到信號的強弱與距離發(fā)射機的遠(yuǎn)近有關(guān)，當(dāng)距離發(fā)射機較遠(yuǎn)時，接收到的信號比較弱，當(dāng)距離發(fā)射機較近時，接收到的信號比較強，為了使一定范圍之內(nèi)的信號都能保證正確接收，通常要求AD轉(zhuǎn)換器有較好的動態(tài)范圍。本設(shè)計要求在短波全數(shù)字接收機的前端要對射頻信號(2～30 MHz)直接進行采樣，而AD9446的最高采樣速率達80 MSPS或100 MSPS，因此，用它對射頻信號進行直接采樣，不會發(fā)生信號頻譜的混疊。此外，AD9446的動態(tài)范圍達80 dB，也基本上能滿足要求。AD9446采樣所得的數(shù)據(jù)經(jīng)D (15：0)并行輸入到數(shù)字下變頻器ISL5216后，便可在數(shù)字下變頻器ISL5216中使射頻信號被變頻到基帶信號。這一過程是由AD9446的數(shù)字輸出時鐘DCO控制的。

　　可使并行數(shù)據(jù)輸入通道A使能。AD9446的DCO引腳與ISL5216的CLK引腳相連，則使ISL5216在CLK的上升沿接收數(shù)據(jù)并對數(shù)據(jù)進行處理。

5 結(jié)束語

　　短波通信在軍事和海事通信中有著不可替代的優(yōu)越性，而且一直是軍事通信和海事通信中的重要通信手段。以前的短波通信往往是以模擬信號和模擬器件為主，而微電子技術(shù)、計算機技術(shù)和數(shù)字信號處理技術(shù)的發(fā)展尤其是多速率信號處理理論的完善以及數(shù)字信號處理芯片、A／D變換器性能的提升和價格的相對下降，使得短波接收機從模擬實現(xiàn)到部分?jǐn)?shù)字化，最后到全數(shù)字化實現(xiàn)成為可能。